UCIe 4.0规范发布：引入全新内存架构，链路功耗最高降80%

面向基于“芯粒”（chiplet）架构开发的计算机系统，一项互连标准迎来了新版本。UCIe 针对的就是采用“芯粒”技术的计算机系统。所谓芯粒，本质是模块化的集成电路，各自承担特定功能，比如数据处理或 I/O 管理。它成本更低，正一步步取代传统的“片上系统”（SoC）——后者把计算所需的各类电路都塞进同一块物理芯片（

人工智能热潮起来之后，内存成了拖性能后腿的那一环。UCIe 联盟今天发布的 UCIe 4.0 规范里，引入了一种全新的“

英特尔资深杰出工程师兼 UCIe 联盟主席 Debendra Das Sharma 在一份白皮书中称，这种架构让内存子系统实现了“解耦”（disaggregation），计算资源与内存资源（包括

Sharma 在白皮书里写道：“通过将内存控制功能从计算设备中分离出来，并采用标准化的芯片间（芯粒（chiplet）的系统提升内存带宽与容量。”

Sharma 表示，全新的

“我们受到芯片边缘长度（

UCIe 联盟同时也在想办法把互连的带宽密度和能效一起提上去。按 Sharma 的说法，UCIe 4.0 将总带宽密度提高了约 20%，面积带宽密度提高了约 10%。这些数字基于 48 GT/s 和 64 GT/s 的数据速率，且针对数据传起来总要耗电，耗电就是成本。所以 UCIe 联盟才要在芯粒（chiplet）互连标准里把能效做得更高，把传输成本压下来。

据 Sharma 介绍，在满足特定条件时，UCIe 4.0 能把 UCIe-S 和 UCIe-A 连接的链路功耗压低 30% 至 80%。联盟用了多种技术手段来达到这个节能效果，包括

Sharma 说，这些节能效果有个前提：所用硬件在“年代”和功耗特性上得差不多。他打了个比方——“不可能出现这种情况——比如一个芯片采用的是 2 纳米工艺，而另一个芯片却是 10 年前的技术。因此，如果能基于电压水平、公共电压轨等因素做出预设——尤其是当芯片间距小于 5 毫米时——就能获得显著的功耗优化。”

安全方面，UCIe 4.0 加入了“芯粒状态可信报告”（Trusted Reporting of Chiplet State，简称 TRoCs）。这套标准化框架的作用，是让芯粒制造商把自家组件（处理器、内存或 I/O 等）的安全性和信任级别信息共享出来。按 Sharma 的解释，它把芯粒身份报告统一了起来：“例如，它可以确认：你究竟是哪个芯粒？你是否确实是你所声称的那个芯粒？这里引入了一个概念，即‘信任根’（Root of Trust，简称 RoT）。你可以把它看作是整个封装系统的‘安全总管’。”

据 Sharma 介绍，信任根（RoT）会去查询其他芯粒，弄清它们眼下处在什么状态。比方说，某个芯粒如果还在测试和调试模式下，其安全级别就可能比处于生产模式时低。