CPO商业化下一关：光学性能如何变成可量产的制造能力

AI数据中心对网络带宽和能效的要求一路走高，共封装光学（CPO）也随之从实验室验证阶段迈向商业化部署。

以前产业界聊CPO，焦点多放在光电集成、传输带宽、功耗，以及光引擎到交换芯片的互连距离上。可当CPO进入实际产品与规模化生产阶段，另一个问题冒了出来：优秀的光学性能，怎么才能变成能稳定制造、测试和交付的系统？

SemiWiki近日的一篇文章提到，CPO接下来的核心挑战已不限于光学器件本身的性能，而落在整个系统的制造能力上。光学对准、封装工艺、热管理、机械稳定性、测试和良率，这些原先可能分属不同环节的难题，眼下在CPO封装内部搅在了一起。

这道门槛，是CPO从技术演示走向大规模商业化绕不开的。

传统可插拔光模块的运作方式，是高速电信号先由交换芯片发出，沿PCB上的电气走线传输，再到光模块那里完成电光转换。交换芯片带宽越提越高，这段电气路径便成了系统功耗和信号完整性的瓶颈。

高速电信号跑在PCB上，会遭遇插入损耗、信号反射等影响，得额外做均衡处理，功耗也随之增加。交换芯片向更高带宽演进时，传统可插拔光模块架构承受的电气互连压力只会更大。

CPO的做法，是把光电转换环节尽量挪到交换芯片旁边，缩短原本偏长的电气传输路径，信号损耗和互连功耗因此下降，系统带宽密度则得到提升。

眼下，博通和

CPO在技术路线上的优势已经摆得比较清楚。可光引擎一旦被塞进交换芯片的封装里，制造这一环的难度就跟过去不一样了。

以前光模块的制造、测试和筛选可以各自独立完成，出了问题也能单独拿出来处理。到了CPO架构里，光引擎、交换芯片、封装基板、光纤连接和散热结构彼此咬得很紧。哪个环节出了偏差，整套系统的性能都可能被拖累。

说白了，CPO不光要做出性能达标的光引擎和交换芯片，还得保证这些部件装到一起之后，光学、电气和热学性能仍然维持在当初设计的水平。

SemiWiki的文章重点拆解了博通、英伟达和IBM Research的几套技术思路。几家用的封装方案并不相同，瞄准的却是同一个问题：既要实现高带宽的光电集成，又要把物理接口和制造过程的复杂程度压住。

先看博通。

博通的Bailly CPO平台把8个硅光光引擎和Tomahawk 5交换ASIC做在一起，交换容量达到51.2Tbps。

做法说白了就一条：让交换芯片到光引擎的高速电气连接尽量短，把传统可插拔光模块架构里那段较长的PCB走线砍掉，电气效率和光互连带宽密度也就跟着上去了。可高度集成也带来另一面——光引擎怎么装、封装内部热行为如何、电气连接和光纤耦合怎么处理，全拧成一个彼此牵连的制造过程。光引擎和交换芯片单看都达标，拼到一起也未必能让整个系统跑到预期指标。

所以博通这条路性能优势摆在那儿，代价是封装组装良率、过程稳定性、检测能力都得跟着抬门槛。

英伟达走的是另一条路。Spectrum-X Ethernet Photonics架构同样用多芯片模块，把硅光引擎集成到封装基板上，但光纤连接那一段留了可拆卸接口。

这里有个值得琢磨的设计：光引擎能借适配焊料回流的工艺连到封装基板，光纤安装则挪到后面的制造阶段。好处是先筛光引擎，再接光纤；光纤安装还有机会单独拿出来做自动化，不必过早卷进前面那套复杂流程。

不过这不等于光引擎能像传统可插拔光模块那样在现场随手换。它保留的是部分制造接口，为的是让不同组装环节排得更灵活。

IBM Research换了个角度切入。其研究覆盖聚合物光波导和CPO模块组装工艺，重点看不同组装顺序——可以先让光子集成电路（PIC）接上聚合物光波导，再做其他模块组装；也可以把光学接口的引入放到后段。

这些研究说明，光学集成未必只有一种固定制造顺序。光波导结构、封装基板、接口设计不一样，对应的工艺路线就可以不一样。

不过，聚合物光波导还有几道关要过：粘附性能、耦合损耗、材料稳定性、尺寸控制，以及和焊料回流等后续工艺的兼容性。眼下的研究，重点仍在于验证技术可行性、摸索可能的制造方法，离商业化生产所需的经济性验证还有一段路。

把这三条路线放在一起看，CPO的制造架构正显出一个动向：不必要求每个部分都做到最大程度的永久集成。留出一些能单独测试、单独组装的接口，整体制造效率和良率反倒可能更高。

光学对准，成了制造环节的一道关键考验。

CPO制造里，光学对准是个很典型的难点。

光信号要在各个光学器件之间高效传递，光学结构的位置和方向就得足够准。横向偏移、垂直间距、角度上的微小变化，都可能拉低耦合效率、抬高光学损耗。不同的耦合方式，精度要求也各不相同——边缘耦合、光栅耦合、扩束结构、波导耦合，各自的定位与尺寸控制条件并不一样。

更麻烦的地方在于，初始对准成功，不等于封装做完之后光学性能还能保持原样。

实际制造中，胶黏剂固化可能带来位置偏移；温度变化可能让封装结构发生形变；基板翘曲，加上不同材料热膨胀系数的差异，也会改变光子器件与光纤接口之间的相对位置。

工艺上因此出现了一个两难。

先做光学集成、再走封装这条路，设计和组装的空间确实更大，可已经做好的光学接口，往往得扛住后面的焊接、热处理等工序。

反过来，把光学集成放到最后，前道工序对光学接口的干扰是少了，但封装结构那时已基本定型，能动手的空间和对准条件都会更紧。

主动对准和被动对准同样各有利弊。被动对准靠的是器件自身几何尺寸和制造公差，前期尺寸控得够准，组装效率就有提升的余地。主动对准能借光学反馈补掉一部分位置偏差，代价是要多添设备、多花测试时间，操作成本也上去了。

所以CPO制造真正要过的关，不是把光引擎准确摆到指定位置就完事，而是让它走完整套封装流程、经过温度变化、再长期工作之后，光学性能依然稳得住。

光学对准之外，良率也是CPO走向商业化绕不开的一道坎。

SemiWiki文章里举了个挺直观的例子：假定一个封装系统要做8个关键光学集成操作，每个操作合格的概率都是99%，这些操作彼此独立、且每一个都得通过，那整个系统最后合格的概率只剩约92.3%。

上面那个计算只是为说明问题而设的假设，并非实际CPO产品的良率数据。可它点出了一件事：单个工艺环节的良率看着很高，不等于组装完的系统也能做到同样水平。

另外，缺陷在哪一步被发现，跟制造成本直接挂钩。光引擎如果在进入封装前就被查出问题，厂商只需把它挑掉，后面的高价值交换芯片和封装组件不会受牵连。

反过来，要是等到光引擎和交换芯片永久连接之后才发现缺陷，损失就大得多。受影响的可能不止光引擎，还包括封装基板、交换芯片相关的组装环节、散热结构，以及已经做完的测试工序。

所以CPO得重新划一下各制造阶段的检测边界，尽量赶在高价值组件完成最终集成之前把问题找出来。

设计可测试性（DFT）也因此变得更关键。传统电子芯片能靠电气探针、扫描链和功能测试来检测，光子器件测起来却麻烦得多。光学测试往往需要精确的光纤或探针定位、光源、波长控制、经过校准的接收器，还要有稳定的光学耦合环境。

况且，并非所有光学性能都能在晶圆阶段验证完。有些特性要等电子集成电路（EIC）和光子集成电路（PIC）集成之后才能测准，还有一些得等外部光纤接口装好，或者达到特定工作温度后才能确认。

这就逼着CPO在设计阶段提前想清楚几个问题：PIC能不能在和EIC连接之前单独测试？光引擎能不能在进入交换芯片封装之前完成筛选？光纤永久连接之前，光学耦合性能能不能测？最终测试又能不能把电气故障和光学对准故障分开？

这些问题既影响测试设备怎么选，也会反过来作用于封装结构和制造流程。

一个封装方案哪怕光学性能很出色，只要测试接口难以接近、测试时间太长，或者测试结果不好重复，产量一上来，制造成本就可能变成新的拦路虎。

从这些情况看，CPO 已经迈入一个新的发展阶段。

早先，业界琢磨的是怎么把光引擎摆到交换芯片旁边，以此化解高速电气互连在功耗和带宽上的瓶颈。博通、英伟达等厂商不断推进相关产品，CPO 比拼的重心也随之外延到封装集成、制造工艺和规模化生产能力。这里头有个关键变化：CPO 并非把传统光模块直接塞进芯片封装，它重新划定了电子芯片、光子器件、光纤、封装基板与散热结构彼此间的关系。

每一个接口，电气、光学、热学、机械性能往往同时牵扯其中。工艺上动一处，一种性能可能变好，另一种却跟着受影响。真正成熟的 CPO 方案，得在设计起步阶段就把这些因素拢到一块儿通盘考虑。

所以往后看，CPO 的较量恐怕不能只盯着谁的光引擎带宽更大、功耗更低，还得看谁在光学对准、封装组装、过程检测和最终良率控制上做得更扎实。实验室里拿出一个高性能样品，不等于就有了规模化制造的本事。不同批次、不同设备、不同生产条件下都能持续产出性能稳定、成本可控的产品，那才算跨过产业化的门槛。

这大概才是 CPO 从技术突破走向大规模商业应用途中，最该盯紧的下一场比拼。