台积电评估3D DRAM：英伟达推动，2029年路线图已列入DRAM-on-logic
11月6日消息，据外媒《The Information》报道称，晶圆代工大厂台积电近期已开始规划3D DRAM的生产方案，而推动这一决策的直接力量来自其最大客户英伟达（Nvidia）。AI算力竞赛引发的内存短缺与价格飙升，正迫使英伟达寻找传统存储三巨头之外的供应路径，而台积电被推到了台前。若计划落地，台积电将从逻辑芯片
11月6日，外媒《The Information》报道，台积电已着手规划3D DRAM的生产方案。促使台积电做出这一决策的直接原因，来自其最大客户英伟达（Nvidia）。AI算力竞赛带来内存紧缺、价格猛涨，英伟达因此想找传统存储三巨头之外的供货渠道，台积电就这样被推到前面。
一旦方案落地，台积电的业务范围将从逻辑芯片代工、先进封装延伸到存储制造，而这块地盘长期由三星、SK海力士与美光把持。不过综合目前的信息看，这更像是一场长期博弈：手里握着技术储备，客户压力充当催化剂，时间锚点落在2029年，眼下并不是马上要投产线。
英伟达着急，台积电有牌可打
报道引用两名知情人士的说法称，台积电正在考虑把业务拓展到先进存储芯片制造，并且已经应最大客户英伟达的要求，启动3D DRAM生产可行性的评估。若此事成真，台积电未来在AI硬件供应链中的份额有望进一步扩大。
3D DRAM是把存储单元垂直堆叠起来，而不是像传统方案那样水平单层排布，以此提高容量。计划若落地，台积电的对手将是三星电子、SK海力士及美光——这三家长期主导存储市场。
具体怎么走，台积电的方案有两种：一是新建一座专门工厂，二是买下现有半导体厂房，改造成3D DRAM产线。后一种路径此前已有先例——今年3月，美光以18亿美元收购力积电在中国台湾的一座晶圆厂，打算改造后用于先进存储芯片生产。
主导这项计划的是台积电负责先进封装技术的副总经理徐国晋。他此前担任过台湾美光董事长，存储制造与芯片整合两方面都有经验。这样的人事安排说明，台积电对存储领域的考量并非临时起意，背后有产业经验的高层在推可行性论证。
自去年以来，AI热潮持续升温，存储芯片供应严重吃紧，价格也大幅上涨。
对上述消息，台积电的官方回应延续了一贯的审慎态度：不评论市场传闻或臆测，并强调公司始终专注晶圆代工核心业务，目标是做全球逻辑芯片产业值得信赖的技术与产能供应商。
专利先动，路线图后到
在3D DRAM上，台积电的技术积累呈现出一个特点：专利布局跑在官方路线图前面。
传闻发酵后，韩媒《Economy Tribune》最先梳理了台积电的专利动作：2020年台积电申请了涉及高密度3D DRAM单元及电容器结构的美国专利，2025年又公开了垂直式DRAM结构与制造方法专利。
SemiWiki的分析同样提到，台积电公开申请的专利US20220359529A1和US20230240066A1，分别描述了垂直沟道晶体管与堆叠电容的集成方案。
芯智讯查证相关专利库后了解到，专利US20220359529A1申请于2021年9月，讲的是垂直沟道晶体管与混合式沟槽及堆叠电容器的集成结构，思路是在缩小单元 footprint 的同时保住足够的电容值；专利US20230240066A1申请于2023年7月，讲的是垂直 DRAM 结构及其形成方法，核心做法是把电容直接放在垂直环绕栅极（GAA）晶体管之上，借助后段制程（BEOL）集成，让存储单元能够逐层堆叠。该申请还提到 4F² 存储单元 footprint、用双层位线布线压低寄生电容、字线间加空气间隙等设计细节。
芯智讯还查到，台积电已获授权或正在申请的3D DRAM专利还有：US11903216B2（2024年2月授权），涉及三维存储器件的多重图案化工艺；US20260333663A1（2026年7月申请），靠晶体管级别的三维结构设计（比如 Ω 形沟道层）提高集成密度和性能，同时绕开电容制造带来的复杂度；US20240381657A1（2024年11月申请），描述的三维存储阵列由带三维沟道区域的薄膜晶体管（TFT）构成，而三维沟道 TFT 正是通往高密度 3D DRAM 的关键路径之一。
但这些专利披露只能看作技术探索，不等于生产准备，也不是商用DRAM的承诺。把不同专利拼成单一架构，或者据此推断台积电马上要量产3D DRAM，都缺少依据。
相比3D DRAM相关专利，台积电自己的技术路线图信号更强。Counterpoint Research在分析台积电2026年北美OIP生态系统论坛时指出，台积电已将DRAM-on-logic写进2029年路线图，目标是在低于1 pJ/bit的能耗下做到约3倍于HBM5E的带宽。
DRAM-on-logic的技术含义与3D DRAM高度吻合：存储单元与逻辑电路分层制造，再垂直键合，这正是3D DRAM有别于传统DRAM的关键。换句话说，台积电在3D DRAM上的潜在优势不在于“造存储单元”，而在于“把逻辑和存储以高密度、低功耗的方式堆在一起”。
在“堆叠”存储晶圆这件事上，台积电确实有量产记录。年报披露，其55纳米逻辑制程下的单层记忆体晶圆堆叠技术已进入稳产量产阶段。不过，堆叠已经做完的DRAM晶圆，和在存储阵列内部构建垂直重复的存储单元，是两回事。台积电更擅长的是前者——HBM基底逻辑晶粒、CoWoS封装，它扮演的是代工与封装角色；在后一种事情上，实践经验很少。
存储三巨头的3D DRAM竞赛
台积电真要下场，面对的都是已经在3D DRAM赛道上跑了好几年的对手。
三星的路线图最清楚：4F²垂直沟道晶体管连续用在10a、10b、10c三代节点，到10d节点才转向3D堆叠DRAM。2026年2月ISSCC上，三星已展示16Gb 4F² DRAM原型；10a计划2026年完成开发、2027年质量测试、2028年量产。三星内部已完成16层3D DRAM堆叠验证，后续存储单元与外围电路将分开制造，再通过混合键合集成。
SK海力士把3D DRAM列为10纳米以下DRAM的核心研发方向，2025年VLSI上由其CTO亲自发布了4F²垂直栅平台与3D DRAM路线图。
美光对4F²的评估持续了二十多年，结论是“沿着这个方向没有实际收益”，于是打算绕开4F²，靠6F²架构的延续性撑到3D DRAM成熟。在美光的技术规划里，3D DRAM被放在1ζ（1-zeta）和1η（1-eta）两个节点之间。但它也特别说明，3D DRAM其实是一条并行推进的研发路线，并非已经敲定在某个节点立刻取代传统DRAM的既定安排。
DRAM制造上的工程经验、良率控制、成本优化、产能爬坡，是这三家存储大厂多年攒下的家底，台积电短期内很难复制。3D DRAM的垂直堆叠结构又把制造难度往上推了一层：堆叠层数越多，刻蚀、沉积与键合环节的良率风险就越高。台积电若从头建产线，从设备进场到稳定量产，可能要花上数年。存储行业的强周期性同样是一重隐忧。历史上内存短缺常常引发厂商扎堆扩产，等新增产能真正落地，需求可能已经回落。台积电的毛利率长期维持在50%以上，它是否愿意承受存储业务潜在的剧烈利润波动，仍是未定之数。内存价格向来波动较大，建新厂又要巨额资金，产能或许多年后才能投入市场，台积电最终会不会落实计划，目前也还没有定案。
结语：
对台积电而言，更明智的做法或许不是去当第四家存储原厂，而是凭“逻辑+封装”的能力，做3D DRAM时代缺不了的整合者。换句话说，存储单元可以交给第三方制造，但把存储和逻辑以最低功耗、最高带宽键合到一起，这件事台积电比谁都擅长。它是否愿意为了英伟达再往前走一步，真正下场造3D DRAM，还需要继续观察。
