台积电被曝研究3D DRAM，或与三星、SK海力士、美光正面竞争
11月6日，一则有关台积电可能进军DRAM市场的消息，引起了半导体行业的关注。据The Information报道，台积电已经开始研究生产一种新型存储芯片——3D DRAM，而这一计划据称与英伟达的....
11月6日，半导体行业被一则消息搅动：台积电可能进军DRAM市场。据The Information报道，这家全球最大的晶圆代工厂已开始研究生产一种新型存储芯片——3D DRAM，据称这一计划与英伟达的需求有关。若计划最终落地，台积电将直接面对三星、SK海力士和美光这三家传统DRAM巨头。
消息一出，台积电股价一度涨超6%。AI基础设施建设持续推高存储需求，DRAM供应日益紧张，台积电为什么考虑进入这个市场？更关键的是，一家长期专注逻辑芯片代工的企业，是否真有能力挑战传统存储厂商？
台积电随后在声明中称，公司“始终专注于核心业务”，并补充说致力于生产其他公司设计的芯片。回应中没有具体提及存储芯片，但公司又指出，其使命是成为逻辑芯片（用于处理数据而非存储数据）“值得信赖的技术和容量提供商”。
翻看台积电在存储方面的布局后会发现，这件事可能比表面上更复杂。
AI芯片，为什么需要台积电做存储？
台积电考虑进入存储领域，首要原因还是AI带来的需求变化。
过去几年，AI芯片的竞争主要围绕GPU计算能力、先进制程和HBM带宽展开。但随着模型规模不断扩大，存储已成为影响AI芯片性能和系统成本的重要因素。
英伟达
光有一片AI GPU还不够，HBM并非唯一需求。芯片里还分布着寄存器、SRAM缓存，以及通往外部存储器的各类数据通路。这些不同层级的存储各有分工，既要让计算单元够快地取到数据，也得兼顾容量与功耗。
拿HBM来说，靠多层DRAM堆叠加上TSV互连，它能把带宽做到很高，可成本与产能受制于制造工艺、封装能力等环节。另一边，AI推理规模越铺越大，模型参数、KV Cache和中间计算数据跟着一路上涨，整套存储系统面临的压力也随之抬高。
这就带来一个问题：能不能在GPU内部放入更多存储，减少处理器与外部存储之间的数据交换？
GPU里的高速缓存现在基本靠SRAM撑起来。快是够快，可存储密度偏低，传统6T SRAM单元一颗就要用掉六个晶体管。AI芯片面积越做越大，再靠SRAM去堆缓存，成本和面积两头都吃紧。
DRAM的存储密度一般比SRAM高。要是能找到合适的办法把DRAM塞进逻辑芯片里，就有可能在有限的面积上换来更大的存储容量。
嵌入式DRAM（eDRAM）也因此重新被拿出来讨论。
对英伟达来说，这类技术带来的不只是一款新的存储芯片可选，更可能动到GPU内部的存储架构。台积电这边，若能同时提供逻辑制程、片上存储和先进封装，等于把在AI硬件产业链里的业务边界再往外推一圈。
The Information称，台积电正考虑新建存储工厂，或者买下现成的半导体厂来改造。报道还提到，牵头推进此事的是台积电负责先进封装业务的副总裁徐国晋，他早前管过美光在台湾地区的业务。
从这些说法看，台积电对存储制造的兴趣恐怕已经超出技术研究的范畴。但台积电到底打算造什么存储芯片，眼下仍没有明确说法。
台积电要做的，或许并不是传统DRAM
这就要翻一翻台积电先前的技术布局了。
2025年VLSI Symposium上，台积电亮出了一项基于氧化物半导体的1T1C存储技术，研究的方向是把这种存储器跟先进逻辑芯片集成，给处理器提供低功耗、低延迟的缓存方案。
该研究有个关键点：存储阵列直接做进逻辑芯片的后端互连层（BEOL），并非像传统DRAM那样单独做成一颗芯片。
做法上，台积电用氧化物半导体沟道选择器配合低温工艺电容器，在先进逻辑芯片的BEOL区域搭起存储阵列。
台积电在会议上公布的研究结果显示，这项技术做到了单片集成，测试芯片工作电压0.75V，数据保持时间超过128ms，随机读写周期时间低于8ns，耐久性超过10¹⁴次循环。台积电把它定位成一种缓存方案：存储密度比SRAM高，同时兼顾低功耗和低延迟。
这项技术为何受关注？
传统SRAM速度虽快，可面积代价不小。DRAM存储密度更高，却绕不开电容器、漏电以及工艺集成这些难题。更麻烦的是，传统DRAM的制造流程与先进逻辑芯片并非完全兼容，想把两者直接拼到一起并不容易。
氧化物半导体则给出了另一条路径。
这类材料的关态漏电流较低，存储单元的数据保持能力因此得到改善，而且制造工艺的温度相对较低。于是它有可能被放进逻辑芯片的后端互连层，不必照搬传统DRAM那套做法。
台积电2024年还展示过基于氧化物半导体的互补式增益单元存储器（Complementary Gain Cell Memory）。这项研究做到了10,000秒的数据保持时间，并探讨了多层单片3D集成存储器的可行性。
两项研究联系起来看，台积电在利用氧化物半导体、于先进逻辑芯片内部搭建更高密度存储这件事上，探索一直没停。
所以报道里提到的3D DRAM，也可能是这类技术继续往前走的产物。
这里要把两个概念分开：传统意义上的3D DRAM，思路是让存储单元沿垂直方向堆叠，从而提升单位面积内的存储密度；3D eDRAM侧重的是逻辑与存储的垂直集成，把存储阵列直接做进逻辑芯片内部。
两者都带垂直结构，可技术目标和商业市场并不一样。
若台积电走的是后一条路，它的对手未必是传统DRAM厂商，而可能是下一代处理器内部存储架构的争夺者。
专利布局透露了另一条线索
氧化物半导体存储之外，台积电在垂直DRAM方向同样已有专利布局。
SemiWiki在10月30日发布的文章里，专门拆解了台积电这批专利。
具体来看，US20220359529A1覆盖的是垂直沟道晶体管，以及把沟槽与堆叠电容器混合在一起的结构；US20230240066A1走的则是另一条路，把电容器直接放在垂直环绕栅极（GAA）晶体管的上方。
两项专利想回答的是同一个问题：垂直方向的空间怎么用起来，才能把DRAM存储单元在平面上占的地盘压下去。
长期以来，DRAM靠平面微缩来提升存储密度。尺寸越做越小，晶体管、电容器连同相关互连结构的工艺难度也跟着往上走。用垂直结构来扩展存储单元，正是业界在试的一条路。
但SemiWiki也专门点了一句：专利不能直接理解成台积电已经打算量产3D DRAM。
专利说明的只是一套技术设计思路。企业有没有做完工艺验证，它证明不了；有没有能力跟
3D DRAM真正卡脖子的地方在制造。垂直晶体管要过驱动电流和漏电控制这两关，电容器得保证足够的存储能力和可靠性，多层结构还牵扯沉积、刻蚀、材料兼容性以及层间连接。
结构设计能把理论存储密度抬上去，可最后还是要看良率和成本。DRAM是高度依赖规模效应的产品，每比特制造成本才是决定市场竞争力的关键。
这方面，传统存储厂商已经攒了多年的家底。
台积电会与三星、SK海力士正面竞争吗？
假如台积电真打算生产传统商品DRAM，它要进的将是一个相当成熟的市场。
三星、SK海力士和美光在DRAM领域经营多年，存储单元设计、工艺整合、良率控制和大规模生产，各环节都有深厚积累。台积电的优势在先进逻辑制程，可逻辑芯片制造和DRAM制造终究是两套不同的技术体系。
再说，DRAM市场的周期性一向明显。行情好的时候厂商扎堆扩产，等新产能开出来，供需格局又可能翻转，价格和利润率跟着往下走。
The Information也点出了这层风险：台积电真要踏进传统DRAM市场，就得扛住存储行业长期以来那种周期起伏。
反过来看，做面向逻辑芯片的3D eDRAM，或许更贴合台积电自身业务的脾气。
台积电可以拿自己的先进逻辑工艺、BEOL集成能力和先进封装，给客户做定制化的存储方案。它未必需要跟传统DRAM厂商在标准存储芯片的每比特成本上死磕，而是能从芯片架构和系统集成层面另找价值。
当然，这也不代表台积电跟存储厂商的合作就此收场。比如HBM4这一块，台积电和SK海力士就有合作，由台积电为其下一代HBM提供先进逻辑Base Die的制造支持，两家各自拿出逻辑芯片和DRAM方面的长处。
假如台积电继续推进自家的嵌入式存储技术，往后这种合作关系可能变得更为复杂；但逻辑Base Die、HBM DRAM和片上缓存终究属于不同的技术环节，相互之间并不能完全替代。
台积电到底会不会直接杀进传统DRAM市场，眼下还下不了结论。The Information的报道没有披露具体的存储单元架构、目标产品和量产时间，台积电方面也没有正式确认相关计划。
不过，从AI芯片的走向看，再加上台积电此前在氧化物半导体eDRAM和垂直存储上的研究积累，这家晶圆代工巨头确实有理由把存储领域的布局再往前推一步。
以往台积电干的活，主要是把客户设计好的逻辑芯片造出来；如今AI芯片对存储的要求越来越高，它可能还想往存储架构本身的设计和制造里掺一脚。
这大概才是台积电此番研究3D DRAM最该被盯着看的地方。
