英伟达Vera CPU弃用Chiplet：88核单片裸片押注单线程

英伟达为何要走一条与行业相反的路？

看了Vera CPU的架构选型，不少人会冒出这个念头。

这几年，把多个芯粒拼起来的高性能服务器CPU路线越来越吃香，加入的厂商一批接一批。

英伟达却反着来。其近期推出的Vera CPU把88个CPU核心、统一L3缓存和片上互连全放在同一块计算裸片上，走的是单片计算裸片设计。

Chiplet正当时，英伟达偏偏另选一条道，性能和制造上到底怎么权衡？

英伟达的考量

2026年3月，英伟达在GTC大会上正式发布Vera CPU，定位是面向AI智能体、强化学习和数据处理的新一代处理器。AI应用开始涉及调用工具、运行代码、检索数据、执行复杂任务，CPU要扛的程序执行和任务调度越来越多，它跑得快不快，直接牵动GPU能否持续高效运转。

Vera用的是单片计算裸片设计：88个Olympus CPU核心、164MB统一L3缓存、第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上。SCF管的是CPU核心与共享缓存的连接，片上双向带宽最高3.4TB/s。内存和I/O子系统则交给相邻的独立裸片等组件。

这种设计从何而来？

Vera团队在接受专访时提到，数据中心CPU的设计重心已经变了。云计算规模越铺越大，处理器设计越来越看重核心数量和整体吞吐量，芯粒化成了扩规模的重要手段。团队认为，这在一定程度上把单线程性能挤到了后面，而AI智能体兴起后，单个核心的执行效率又被重新捡了起来。

智能体干活，常常是连续调用工具、运行代码、查询数据库，再照结果定下一步。这些流程里有串行操作、分支判断和数据访问，有些步骤非得等前一步做完。所以服务器就算能并行跑大量任务，单个任务快不快仍会拖住整个工作流。英伟达想让Vera把这些CPU侧的活干得更快，少让关键步骤干等。

单片计算裸片正好提供了这样的思路。计算核心、统一L3缓存和片上互连都在一块裸片上，所有核心通过统一的片上网络交换数据，跨计算裸片通信的额外开销就省了。英伟达还在Olympus核心的微架构上做文章：10宽指令取指与解码前端、神经网络分支预测器、深度乱序执行，再配上缓存预取机制改善数据访问。核心微架构和片上互连一起发力，共同决定处理器的实际性能。

代价当然也有。88个计算核心、大容量缓存和互连挤在一块裸片上，裸片面积和设计复杂度都上去了，制造良率和成本控制的要求更严。跟多芯粒方案比，单片计算裸片在计算模块复用、核心规模组合、不同功能用不同工艺节点这几方面，灵活性差一些。

英伟达团队也说了，集成方案要看具体产品需求来定。Vera CPU的重点是把计算部分紧紧集成，满足AI智能体等工作负载对单线程性能、通信效率和低延迟的要求，同时接受大面积计算裸片在制造与扩展上的约束。

主流CPU集成路线，各自在权衡什么？

放到整个CPU市场看，英伟达Vera只是当前高性能CPU集成架构里的一种。AMD、英特尔等公司也在试不同的芯片设计方式，大家都想要更高的集成度和处理器性能，但芯片内部功能怎么摆，各家想法不一样。

AMD：基于Zen架构，继续推进Chiplet集成

AMD是把Chiplet大规模用在主流CPU产品上的先行者之一。Zen架构一步步走出以计算芯粒为基础的模块化路线：CPU计算核心和I/O功能分开，再用不同裸片组合来扩处理器规模。这套设计从Zen 2时期开始用得更多，后来成了AMD Ryzen和EPYC系列高性能处理器的重要架构基础。

具体做法上，AMD先把多个CPU核心组织进CCX（Core Complex，核心复合体），再集成到CCD（Core Complex Die，核心复合裸片）上。多个CCD经由中央I/O裸片（IOD）连接内存控制器、PCIe等外部接口，不同计算芯粒之间的数据传输和缓存一致性管理则靠Infinity Fabric互连技术完成。

以EPYC 9005系列为例，AMD靠配置不同数量的CCD，给出不同核心规模的服务器处理器。计算核心和I/O功能分开设计后，AMD能按产品需求调整计算芯粒数量，也能让不同模块采用更适合自身功能的制造工艺。模块化提高了计算设计的复用率，处理器产品扩展的灵活性也更大。

在此基础上，AMD还在试垂直堆叠。以3D V-Cache为例，AMD用硅通孔（TSV）和铜对铜直接键合，把额外的L3缓存裸片堆在计算芯粒上方，在有限的封装空间里把缓存容量做大。跟单纯增加计算芯粒数量相比，这是从垂直方向扩展芯片集成能力。

Chiplet技术还被AMD延伸到了异构集成。以Instinct MI300A为例，Zen 4 CPU计算芯粒、CDNA 3 GPU计算芯粒和HBM3内存被整合进同一封装，CPU与GPU之间实现统一内存访问。不同功能的裸片各用适合的设计和制造方式，再通过先进封装拼成完整的计算系统。

从Zen架构的计算芯粒模块化，到3D V-Cache的垂直缓存堆叠，再到MI300A把CPU、GPU与HBM异构集成，AMD不断把Chiplet用到不同产品里。技术路线也从计算核心的横向扩展，慢慢延伸到缓存堆叠和多种计算单元的集成。

英特尔：按功能和工艺节点拆Tile，靠先进封装组合

英特尔的Chiplet布局，核心是Tile架构。所谓Tile，可以看作各自承担特定功能的独立硅模块：英特尔把处理器内部的计算、内存、I/O等功能分别组织进不同Tile，再靠封装互连拼成一颗完整CPU。从至强6系列起，模块化Tile架构被全面采用，P核与E核产品都是计算Tile搭配I/O Tile，具体数量随型号而定。以至强6 P核系列Granite Rapids为例，计算Tile的数量按处理器型号来配。Granite Rapids AP架构就是3块计算与内存Tile加2块I/O Tile：前者内部集成CPU核心、缓存和内存控制器，扛下主要计算任务和内存访问；后者负责UPI、PCIe、CXL等外部高速接口，还分担部分数据处理加速。各Tile各管一摊，数据交换则通过封装内部的互连完成。

按功能拆Tile，英特尔就能依产品定位调整计算资源和Tile配置，还能把不同制造工艺拼在一起。Granite Rapids AP架构中，计算与内存Tile用Intel 3工艺，I/O Tile用Intel 7工艺。CPU计算核心对晶体管密度、性能和能效要求高，上更先进的制程有利于提升计算部分的表现；I/O部分则可以按接口和数据传输需求挑合适的工艺。这么一来，不同功能模块能分别优化，所有模块都绑在最先进制程上带来的成本压力也随之减轻。Tile一多，芯粒之间的数据交换对封装互连的要求也水涨船高。英特尔的办法是用EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）连接不同Tile：在封装基板里嵌入小型硅桥，硅桥内部有多层金属布线，芯片通过微凸点与硅桥相连，从而在不同裸片之间搭出高密度互连通道。比起大面积硅中介层的方案，EMIB只在需要高速互连的位置放硅桥，对大面积硅中介层的需求少了，封装结构和成本都好控制，多个裸片之间也能保持高带宽通信。此外，英特尔还发展了Foveros垂直堆叠技术，并在其他封装方案中尝试把EMIB与Foveros结合起来，多裸片集成的方式因此进一步拓宽。

Arm：开放计算子系统与双芯粒CPU并行推进

Arm在Chiplet上的打法有其特殊之处。长期以来，这家公司主要向芯片设计企业提供CPU核心IP和计算子系统，帮合作伙伴开发自己的处理器。所以它在芯粒领域的布局，重心落在计算模块预集成、接口配置和开放生态上。近年Arm也开始把业务伸向自有芯片产品，摸索不同的芯粒集成方式。Neoverse CSS（Compute Subsystems，计算子系统）就是Arm面向数据中心和服务器市场推出的预集成计算平台，把Neoverse CPU核心、核心网状互连网络（CMN）、内存、I/O及相关控制模块整合到一起，并经过配置、验证和性能优化。合作伙伴可以在这个基础上按产品需求调整核心数量、内存配置和I/O接口，再把自己设计的功能模块加进去，做出定制化处理器。

芯粒互连方面，Neoverse CSS支持AMBA CHI C2C等裸片间互连接口，可用于多芯粒处理器和异构计算系统。Arm还拉起Arm Total Design生态，联合芯片设计、EDA工具、晶圆代工和封装企业，为合作伙伴提供从IP集成到芯片制造的支持。客户不必从零搭建计算子系统，设计和验证的工作量少了，定制芯片的开发进程也就快了。

2026年3月，Arm正式发布Arm AGI CPU。这是Arm成立35年多以来第一次推出自有量产级芯片产品，也标志着其业务从提供处理器IP和计算子系统进一步延伸到完整CPU产品。Arm AGI CPU基于Neoverse V3 CSS打造，面向AI数据中心和智能体工作负载，提供64核、128核和136核等不同配置。芯片集成上，Arm AGI CPU采用双芯粒设计。按Arm在Hot Chips 2026披露的架构信息，每颗芯粒都集成Neoverse V3 CPU核心、六通道DDR5内存子系统及相关I/O功能，两颗芯粒通过UCIe互连连接，整颗处理器最多提供12通道DDR5内存。每颗芯粒内部还采用CMN-S3网状互连网络，负责连接CPU核心、内存和I/O等资源。两颗芯粒之间的UCIe互连总带宽达到2TB/s。

这种设计的一个特点，是把计算核心与本地内存资源放在同一颗芯粒里。本地计算核心可以直接访问所连接的内存资源，部分数据访问因此不必依赖跨芯粒通信。对内存带宽和访问延迟比较敏感的数据中心工作负载，这种组织方式有助于提高本地内存访问效率。不过双芯粒架构下，跨芯粒的数据交换仍要处理。某个计算核心若要访问另一颗芯粒所连接的内存，数据请求就得经过UCIe互连传输，访问延迟也会相应增加。Arm的做法是通过CMN-S3一致性互连和NUMA（非统一内存访问）架构组织两颗芯粒之间的内存访问，让计算核心既能访问本地内存，也能访问远端内存资源：本地内存访问由所在芯粒的内存子系统直接提供数据，需要访问另一颗芯粒的内存时，则通过芯粒间互连完成数据传输。

英伟达：单片裸片与多芯片互连并行

说回英伟达。此次Vera的选择，并不意味着英伟达要彻底“倒车”回单片设计路线。回顾其数据中心CPU产品布局，英伟达一直在探索单片裸片集成与多芯片高速互连相结合的设计思路。

以Grace系列为例，单颗Grace CPU采用单片裸片设计，把72个Arm Neoverse V2核心、114MB L3缓存，以及英伟达自研的可扩展一致性互连架构（SCF）集成在同一块裸片上。SCF采用网状互连结构，负责连接CPU核心、缓存、内存和系统I/O等资源，为处理器内部的数据交换提供支持。

英伟达在Grace CPU Superchip上又往前走了一步：两颗独立的Grace CPU经NVLink-C2C高速互连技术连在一起，组成一个拥有144个CPU核心的处理器模块，双向互连带宽达到900GB/s。借助NVLink-C2C，两颗CPU之间可实现缓存一致性，共享数据与内存资源，协同完成计算任务。

不同集成路线，究竟影响哪些环节？

先看数据传输效率。CPU里的计算核心要频繁访问缓存和内存，还要与其他核心交换数据，功能模块怎么集成，直接决定数据传输走哪条路。单片设计把计算核心、共享缓存和片上互连放在同一块裸片上，数据经片上网络传输，跨裸片通信的延迟和功耗都得以减少。多芯粒设计则要靠裸片间互连来交换数据，多了接口电路和封装互连环节，通信开销也随之增加。所以，对那些核心之间频繁交换数据、对共享缓存访问要求高的负载来说，计算资源紧密集成是有优势的。

再看制造工艺与成本。单片设计要在同一块裸片上塞进更多功能，裸片面积越大，制造中受缺陷波及的风险通常越高，成品率也更难把控。Chiplet把大芯片拆成若干较小的裸片，单个裸片的制造良率可以提高，不同功能还能采用不同工艺节点。比如计算核心用先进制程，I/O等功能用成熟制程，非核心计算部分对先进制程的依赖就降下来了。功能与工艺这样分开，芯片厂商安排制造资源时也更灵活。

最后是产品扩展与设计复用。单片设计把更多功能集中到同一块裸片上，核心数量、缓存容量和I/O配置一变，往往得重新调整整个芯片设计。Chiplet则让计算、内存和I/O等功能模块各自相对独立地开发和制造。厂商调整计算芯粒数量，就能形成不同核心规模的产品；升级计算核心时，也可以保留已经成熟的I/O模块，少做重复开发。这种模块化设计有助于缩短产品迭代周期，不同规格处理器的开发也因此有了更多组合空间。

芯片怎么集成，牵动的不只是数据传输，还包括制造工艺和产品开发——CPU 的性能表现、成本结构、迭代效率都跟这个选择有关。单片设计的思路，是把计算资源尽量凑在一起、让它们紧密配合；Chiplet 的路子不一样，功能可以拆开，工艺能够混搭，模块也能重复使用，留下的腾挪余地更大。

结语

看眼下高性能 CPU 的走向，Chiplet 还会是主要的技术路线，核心数量往上扩、设计模块反复用、不同工艺节点拼到一起，这几方面它都占优。但单片计算裸片也不是没有用武之地。碰到核心之间通信密集、共享缓存访问要求高的计算部分，集中放在一起集成，延迟和通信效率上照样能占到便宜。往后，同一颗处理器里同时用上单片设计和多芯粒集成，也不是没可能。

先进封装、芯粒互连这两项技术往前走，CPU 架构设计会朝着功能划分更细的方向演变。哪些计算资源该紧挨着集成、哪些功能适合单独造，厂商可以按不同应用场景来定，再用定制化的芯粒组合去满足不同的产品需求。今后 CPU 集成架构的比拼，更多会落在功能模块怎么组织、芯粒之间互连性能如何，以及各模块能不能高效配合上。

也许，在不久的将来，英伟达此次的“反潮流”会被证明是一次“先锋之举”。