三星HBM5新方案：引脚不增，单脚速率翻倍至28Gbps

AI芯片对内存带宽的渴求，正把HBM推入下一个技术节点。

从HBM3、HBM4一路走到HBM4E，HBM提升传输能力的办法一直是加I/O数量、拉高引脚速率。可GPU芯片越做越大，封装基板上能布线的地方越来越紧张。只靠堆引脚，这条路已经不好走了。

Hot Chips 2026上，三星的技术展示给出了HBM5的一种新方向：引脚数量不动，让每根引脚跑得更快，同时把DRAM内部结构、硅通孔和PHY一起升级。

这份资料显示，HBM5的引脚数保持在2048根，和HBM4E一样，但单引脚传输速率会从14Gbps提高到28Gbps以上。也就是说，只把单引脚速率拉起来，整体带宽就有望接近翻倍。

这不是单纯把信号频率调高。按资料的说法，从存储单元到数据传输通道，再到基础裸片，都要做系统性改造。

打个比方，HBM5像一家超市，收银通道数量不增加，却要把商品处理速度提高一倍。

HBM4已经把I/O引脚从1024根加到2048根，数据传输通道等于翻了一倍。问题是GPU封装边缘留给HBM连接的空间有限，也就是封装边缘资源（Shoreline）存在物理约束。再想靠加引脚提带宽，封装设计上的压力只会更大。

所以HBM5换了一条路：2048根引脚保留，让每根引脚承担更多数据传输任务。

第一步：增加DRAM Bank数量。

引脚速率翻倍，不代表DRAM内部读数据的能力也能跟着翻倍。存储阵列本身的访问速度和内部并行度都有上限。

要解决这个矛盾，HBM5得提高内部并行处理能力。资料中的估算认为，HBM5每层DRAM Die里的Bank数量可能做到HBM4E的两倍。

更多Bank并行供数，外部接口提速之后，内部存储单元才不会出现供不上数据的情况。

第二步，TSV的数量也要跟着加。DRAM内部就算能拿出更多数据，也得有足够多的通道把这些数据送出去。

TSV（硅通孔）在这里派上用场。HBM堆叠的不同Die之间，数据和电源都靠它来传，多层DRAM的垂直互连也离不开这项技术。

伴随HBM5内部数据吞吐量往上走，TSV同样得扩容。资料预计，HBM5的TSV数量会达到HBM4E的两倍，为的是接住更高的数据传输需求。

第三步是重新设计PHY，把数据传输路径缩短。这也是HBM5这轮升级里另一个值得看的变化。

PHY（物理层接口）的任务是驱动和接收I/O引脚上的高速信号。每根引脚的传输速率从14Gbps提高到超过28Gbps，PHY自然也要跟着升级。

三星展示的方案里，HBM5把PHY挪到了Base Die的边缘位置。

这个调整看着只是布局动了动，实际意义不小。三星披露的数据显示，PHY到GPU之间的数据传输路径可以从此前约5.5毫米缩短到约2毫米。

信号路径变短，高速传输的条件随之改善，更高的引脚速率也就有了支撑。

但速度上去，新问题也跟着来：功耗和散热。资料显示，HBM5 PHY的功耗可能超过HBM4E的4倍。PHY工作频率大幅提高之后，局部热量集中会成为设计中绕不开的问题。

散热难题上，供应商搬出了新办法：在PHY上方加一层叫Thermal Chimney（热通道）的结构，把局部热点的热量往外引，给高速PHY的热管理减负。这一改动也说明，HBM5的较量早已超出DRAM存储单元和传输速率本身，Base Die怎么布局、先进互连怎么做、封装散热怎么设计，都成了比拼的环节。

再看技术路线，HBM5的思路并不复杂。GPU封装边缘的引脚资源越发吃紧，靠增加I/O数量已经没有多少余地，那就只能让单根引脚跑得更快，同时把内部存储并行度和垂直互连能力一起提上去。

HBM5真正的看点不在带宽翻倍，而在于引脚数量不变的前提下，靠整个堆叠架构的协同升级，继续把HBM的带宽潜力挖出来。

不过，速率提上去，功耗和散热的担子也跟着加重。带宽、能效、热管理三者怎么找平衡，是HBM5落地前绕不过去的一道坎。