AMD Zen6架构细节公布：256核心旗舰EPYC 9996要价超1.4万美元

7月底在旧金山，芯硬件参加了Advancing AI 2026大会。会上AMD正式揭晓代号Venice/Verano的第六代EPYC 9006系列数据中心处理器，这代产品是冲着智能体AI时代来的。

这轮亮相让外界第一次看到Zen6/Zen6c家族架构的威力。相较上代Zen5 EPYC 9005系列，它又完成一次大跨越，面对一众竞品也占尽上风。

到了9月底，AMD又放出EPYC 9006 SP7/SP8系列的型号、规格和价格。旗舰EPYC 9996给到256核心512线程、1GB三级缓存、4.1GHz加速频率、600W默认功耗，售价14904美元，折合人民币约10万元。

不过，Zen6架构的内部细节、EPYC 9006系列的平台方案，此前一直没有公开。

直到今天情况才变了。

芯硬件近日又飞到美国拉斯维加斯，参加AMD In Depth技术沟通会，答案就在这场会上。

AMD公司院士、高级副总裁Mike Clark带队，多位技术高层到场。此人被称为Zen架构之父，他们从架构、SoC、平台、应用几个层面，把Zen6家族架构与EPYC 9006系列的设计讲了个透，还介绍了内存成本优化方案MEXT。

眼下的AMD已经铺开全栈AI计算产品：EPYC数据中心处理器、Instinct GPU加速器、Pensando网络、锐龙AI处理器、Radeon AI显卡、Versal自适应SoC和FPGA、ROCm软件等，样样都有不弱的竞争力。

EPYC更是成了AMD的顶梁柱。今年第三季度，它把AMD数据中心业务收入推到85亿美元，同比涨97%。同期Intel数据中心与AI事业部收入73亿美元，同比增幅78%，已被AMD甩在身后。

从2018年算起，AMD EPYC已经走过六代。每一代都是一次彻底翻新，性能、能效、行业合作、货量与收入份额全在往上走。

AMD给出的数据是：第六代Venice对第五代Turin，整数性能2.0倍、浮点性能2.4倍、内存带宽2.7倍、HPC计算性能1.4倍、矩阵计算性能1.3倍，各项均有突破。

再拉长看，第六代Venice对第一代Naples，通用计算性能累计提升约20倍，科学计算性能提升18.6倍，HPC性能提升11倍，内存带宽提升9.6倍。

与Intel六代至强、NVIDIA Vera、Arm AGI等竞品相比，第六代Venice在多项指标上同样轻松领先。

生态方面，AMD EPYC已有超过475套OEM/ODM平台设计、超过1650套虚拟机设计。第五代Turin的平台数量比上代多出110多套，增幅约70%，是EPYC史上铺开最快的一代，刚登场的第六代Venice预计还会更进一步。

客户层面，全球《财富100强》里多数企业都已用上AMD EPYC，平均每周还有一家《福布斯全球2000强》企业加入AMD阵营。

AI时代一路狂奔，第六代EPYC正是为AI智能体、AI基础设施量身打造。它按不同领域的负载需求划出多条产品线，各有各的落点。

其中Venice 9006 SP7主打高性能高密度，Venice 9006 SP8面向主流通用计算，Venice-X 9006X SP74针对高性能计算，Verano 9006 LP专供高能效AI主机节点。

Zen Daddy Mike Clark

【架构细节：Zen6、Zen6c的新使命】

Zen6架构的设计目标里，最核心的一环是增强AI算力、把延迟压到最低，从而适配智能体工作负载，搭出一套面向AI新时代的灵活计算架构。

与此同时，继续大幅拉高核心性能、延续高能效设计以争取吞吐量最大化、扩展机密计算能力，这些仍是Zen架构一贯要扛的任务。

Zen6架构家族还是Zen6、Zen6c这对组合。Zen6是高性能核心，盯的是低延迟、对单线程性能敏感的场景，追求最高频率与单核性能；Zen6c是高密度核心，面向云原生、高吞吐场景，追求单路核心数量与总吞吐量。

只是这一回，c版本不再跑龙套，反倒有点反客为主的意思，更像主角。

AMD说，Zen6与Zen6c和以往一样，并不是简单的“大小核”关系。两者共用同一套微架构底座，再针对完全不同的工作负载做物理级重构，各自优化。

在架构设计、IPC性能、ISA指令集这几项上，两者仍然完全对等，每核心三级缓存容量也是头一回做到一致。

真正的差别分两个层面：架构上体现在浮点调度器规模不同，SoC上则表现为核心数量、三级缓存总容量、频率和功耗的差异。

下面这张图是Zen6架构的总体一览，核心要点都标在上面。

从图里能看到，Zen6有2个基本块拾取与管线、8宽度分派/重命名单元、6个ALU算术逻辑单元、4个载入和2个存储单元、512-bit浮点数据路径、2个周期的FADD（浮点加法指令）、64B填充/逐出，一级数据缓存48KB、一级指令缓存32KB、二级缓存1MB。

和Zen5放在一起比，改进和提升涉及方方面面，包括但不限于下面这些。

操作缓存更大、返回地址栈更大、浮点/整数调度器更大、加载/存储队列更大、重排序缓冲区（ROB）更大，微操作融合更多，分支预测错误延迟更低，4条VNNI INT8整数指令管线翻了一倍。

下面逐个模块看，先从前端说起。

所谓分支预测，就是程序碰到条件分支指令时，CPU得判断下一步该去哪儿拾取指令执行；一旦猜错，前面的工作全部作废，惩罚延迟非常大。

所以分支预测效率直接左右整体执行效率，是架构设计成败的关键，每一代都会把它当作改进重点。

Zen6对分支预测做了全面扩容和升级，重点是优化分支预测表，采用算法能力更强的TAGE预测器，返回地址栈从52项增至64项，分支预测队列也更大，每周期支持2个跳转执行预测、最多3个预测窗口，分支预测错误的延迟因此明显下降。

前端延迟和带宽同样经过升级：每周期可拾取64字节，支持2条优化过的指令拾取流，操作缓存6.75K，每周期最多交付18个操作。

一级指令缓存则没有变化，仍是8路32KB，每周期两组32B拾取。

整数执行引擎这边，整数重命名宽度为8，向量浮点重命名为6。

整数调度器走分布式设计来扩大容量，共享的ALU/AGU（算术逻辑单元/地址生成单元）多达96个，另有48个专用ALU。

执行窗口也大幅扩张：通用物理寄存器文件从240项增至352项，重排序缓冲区从448项增至640项。

执行单元包括6个ALU、4个AGU、3个分支单元（其中一个与ALU共享）、2个乘法单元（与ALU共享）、1个除法单元（与ALU共享）。

微操作融合能力也有增强，目的是提升流水线效率。

浮点调度器为什么放到这里不讲？因为Zen6和Zen6c的最大区别之一就在它身上，后面再说。

Zen6和Zen6c都大幅强化了浮点支持类型和管线，尤其是FP16，从只支持格式转换升级为完整的AVX-512 FP16计算，另外新增BMM（位矩阵乘法指令）。

VNNI-INT8管线由2条翻倍为4条，浮点调度器从3组各32个增至三组各46+个，浮点载入/存储带宽从2个任意大小改为2个512b加载或4个256b加载。

其余部分维持原样，包括AVX-512 512位数据路径、2条FMUL/FMAC乘法与除法管线、2条FADD浮点管线、3个FMUL延迟、4个FMAC延迟、2个FADD延迟、2条VNNI-INT16和BF16管线、1个512b载入或2个256b存储的浮点存储带宽。

Zen6还补充了大量ISA指令集，覆盖多个方向，特定代码跑起来效率能提高不少。

指令方面前面已经提到一部分，包括完整支持FP16、AVX-VNNI-INT8（更多INT8神经网络指令）、AVX-NE-CONVERT（BF16/FP16与FP32格式互相转换）、AVX-IFMA（升级为VEX编码整数融合乘加）、BMM（位矩阵乘法指令）。

内核与虚拟化这边，新增了几项支持：FRED，是中断、异常和系统调用走的新用户/内核接口；PML，用来记录客户机的脏页修改；PLZA，则是在权限级别转换时自动切换服务类别。

安全层面，SEV-SNP新增了几项能力：RMPOPT用于改善非安全客户机的性能，脏位实时迁移得到优化，SMT多线程保护也做了增强。

性能分析与追踪上，内存分析器和IBS指令采样缓冲都被纳入支持范围。

数据带宽这块，一级数据缓存维持12路48KB，配4条载入/存储管线，每周期可混合执行4个加载、2个存储。

二级缓存仍是16路1MB，与一级缓存之间支持双向64B填充/逐出，另外还能承载4个256b加载。

TLB方面，一级为96项全相联，所有页大小都支持；二级是4K DTLB，除1G巨页外的页大小都能覆盖。

飞行窗口扩容明显：加载队列由64项提到80项，存储队列从96项增至128项，另外加入可扩展的加载排序队列，用来优化乱序访存的效率。

缓存体系上，Zen6c的32核心CCX模块和Zen6的12核心CCX模块设计思路接近，差别只在三级缓存容量。

每核心独享1MB二级缓存，它与一级数据、指令缓存之间每周期可传输64B数据，与三级缓存之间则是每周期32B。

三级缓存的变化最大：容量增至16路128MB，32个核心共同分享，平均下来每核心4MB；这部分由二级缓存的逐出数据填充，因此大部分属于排他型缓存。

以上说的都是Zen6高性能版本，拿来对比的对象是Zen5。

Zen6c与Zen5c的指标提升对比也做了汇总，其中大部分项目完全一致，包括以下这些：

返回地址栈52→64、操作缓存大小6K指令→6.75K操作、操作缓存带宽12指令→18操作、整数调度器统一→分离且共享、AGU调度器56专用→96共享、ALU调度器88专用→96共享+48专用、整数物理寄存器文件240→352、加载队列64→80、存储队列96→128、重排序缓冲区/退休队列448→640。

只有两处不一样。一处是浮点调度器：Zen5c三组各38个，Zen6c提高到三组各60个；Zen5三组各32个，Zen6则增至三组各46+个。

46+这个数字怎么来的？芯硬件推测，数量未必是锁死的，可能采用动态共享或弹性分配，也可能预留了进一步扩展的空间。

另一处差异在每核心平均的三级缓存容量：Zen5、Zen6都是4MB，Zen5c只有2MB，Zen6c翻倍到4MB。

换句话说，Zen6c终于在三级缓存上拿到同等待遇，不再“低人一等”。

那为什么Zen6和Zen6c要配不同规模的浮点调度器？

浮点调度器的大小，决定CPU能同时容纳多少条等待执行的浮点指令，直接关系到指令级并行（ILP）和乱序执行能力。

芯硬件的判断是，Zen6c把浮点调度器做得更大，原因说白了就是用“宽”补“慢”。

为了提升核心密度、压低功耗和发热，Zen6c的频率相对偏低，放到云计算、微服务这类高并发场景里，单线程性能就会成为短板。

所以Zen6c必须尽量抬高每个时钟周期的吞吐量，而扩大浮点调度器规模正是最见效的办法。

这样每个核心能同时容纳更多独立的浮点指令流，并行度随之上去，每一MHz频率的性能都被榨得更充分。

Zen6的浮点调度器规模偏小，目的则是在提升单核频率与单线程性能的同时，把延迟和功耗控制住。

毕竟Zen6主要面向通用计算、HPC、AI主机节点等场景，对单核延迟极其敏感；浮点调度器规模过大，访问延迟和功耗都会明显增加，不利于冲击更高频率。

那为什么Zen6和Zen6c在整数调度器上反倒看不出差别？

关键就在于整数指令以标量为主，真正吃的是前端的取指宽度和分支预测能力，调度器大小并非决定因素。再加上前端带宽本身就卡住了每周期指令数，一味扩大调度器并不会带来额外收益。

更巧妙的一手在于，Zen6、Zen6c的整数调度器并非全部固定功能：一部分专用，一部分共享。核心空闲时能彼此借用资源，负载均衡因此变得灵活，面对不同负载也能搭配不同的浮点调度器。

往上看整体布局，Zen6把单个CCX的核心数从8个提到12个，每核心三级缓存维持4MB不变，一个CCX的三级缓存总量便从32MB涨到48MB。最高加速频率也同步从5GHz抬到5.3GHz，涨幅6%。

Zen6c这边，每个CCX的核心数从16个翻倍到32个，每核心三级缓存从2MB翻倍到4MB，单个CCX的三级缓存于是从32MB直接冲到128MB。频率同样上调，最高加速从3.7GHz升到4.1GHz，涨幅接近11%。

打个比方，Zen6像一台超级跑车，盯的是极致单核性能和单线程延迟，HPC、AI节点这类场景正对路。

Zen6c更像一辆重型卡车，追求密度、吞吐量和能效的极限，云计算、微服务是它的主场。

回到Zen4/Zen4c那代，两条产品线泾渭分明，各管各的地盘。

到了Zen5/Zen5c，两者开始混编，AMD也明确表示用户不必刻意去区分。

如今Zen6/Zen6c这一代，差距进一步收窄，产品SKU设计上干脆不再划分。Zen6c开始挑起更重的担子，说它已经是主力也不为过。

这一连串改进下来，Zen6/6c的平均IPC（每时钟周期数）提升高达27%，也就是同频性能涨了27%；作为对照，Zen5对Zen4的平均提升是17%。

分场景看更明显：AI负载下Zen6/6c平均IPC提升达31%，通用计算和云服务负载则是20%。

频率再往上走一截，新一代EPYC的性能提升也就顺理成章。

【SoC规格：四大系列，花样百出】

前面提过，第六代EPYC划成四个子系列，底层架构一致，但到了SoC也就是处理器这一层，配置差别很大。

先看已经率先供货的EPYC 9006 SP7系列。

它最多可配8个CCD（CCX）加2个IOD，双IOD设计在EPYC历史上还是头一回。CCD部分统一采用台积电N2 2nm工艺，Zen6和Zen6c一样，不再像上代Zen5 4nm、Zen5c 3nm那样分两条工艺路线走。

IOD部分延续6nm工艺，与上代相同。

Zen6版本每个CCD从8核心增加到12核心，但单颗SoC的CCD总量从16个砍到8个，总规格因此从最多128核心256线程回落到最多96核心192线程。

缓存随之缩水：二级缓存从128MB降到96MB，三级缓存从512MB降到384MB。

Zen6c版本每个CCD从16核心加到32核心，CCD总数则从12个减到8个，总规格反而从192核心384线程提升到256核心512线程。

二级缓存也跟着从192MB涨到256MB，三级缓存则由384MB直接拉到1024MB，也就是1GB。

还有个细节：Zen6c的32核心CCD实际做了第33个核心当冗余，为的是提高良品率。不过就算33个核心全都能正常工作，AMD也不会把多出来的那颗打开。

第六代EPYC在两个架构版本上做了一次少见的激进分流——Zen6在减，Zen6c在乘。

芯硬件认为，这套做法背后显然经过了反复权衡，既受物理工艺和封装技术的约束，也跟新时代负载和场景需求的变化有关。

CCD数量从16/12个统一收到8个，原因有三：一是台积电2nm工艺让单个CCD能塞进更多核心，没必要继续堆CCD；二是IOD增加到两个，留给CCD的封装空间更小；三是CCD少了之后，跨CCD通信延迟能大幅下降。

Zen6版本砍核心数量，图的是极致的单核高频率和低延迟，而且平均到每个核心的三级缓存并没有缩水。

Zen6c版本面向云原生、智能体AI负载，这类场景要的是极高的核心密度和缓存容量，同时适当让出频率，换取更高的密度空间和能效。

平台这边，SP7插槽有7536个触点，因此也叫LGA7536，面积76×80＝6080平方毫米，最大允许功耗600W。

内存支持16通道DDR5 ECC。RDIMM最高频率8000MT/s、带宽1024GB/s，MRDIMM最高频率12800MT/s、带宽1638GB/s。每通道支持1条内存条（1DPC），如果搭配单条512GB 3DS RDIMM，单路最大内存容量可达8TB，双路则到16TB。

扩展方面支持96条PCIe 6.0和8条PCIe 4.0，单条带宽64Gbps，x16模式下双向带宽可达256GB/s。

双路系统里，PCIe 6.0能提供128条，PCIe 4.0是16条。

CXL 3.1也在支持之列，底层协议绑定PCIe 6.0，覆盖CXL.io、CXL.cache、CXL.mem三层核心协议。

安全层面，新增支持RSA 4K、后量子密码（PQC）的增强可信根（RoT），还能防范物理攻击与侧信道攻击。

电源管理新增统一供电（UPP）、基于利用率的功耗缩放（UBPS）、频率自适应频谱技术（FAST）。

IOD依然集成内存控制器、PCIe控制器、Infinity Fabric接口、安全处理器、系统控制逻辑。两颗IOD组合起来，扩展灵活性是以前没有过的。

每个IOD都支持8通道内存、48条PCIe 6.0，支持48条64Gbps SerDes（串行解串器）或者8条16Gbps SerDes。

Infinity Fabric互连网络升级到第五代，一共三条，单宽均为64Gbps。

再加上优化的CCD布局、更多端口、高速EFB互联桥、快速切换的Fabric电源状态、升级的先进封装技术，EPYC 9006家族把CCD-CCD之间、CCD-IOD之间的通信带宽进一步抬高，整体延迟和功耗则降了下来。

16通道内存依然可以配成多种节点，支持NPS1（单个整体16通道）、NPS2（两个8通道）、NPS4（四个4通道）。

单路与双路平台配置示意图。

EPYC 9006 SP7系列的型号规格表显示：核心数量64-256个，三级缓存384-1024MB，加速频率3.7-5.0GHz，默认功耗300-600W。

面对不同负载和应用场景，EPYC 9006 SP7系列都有针对性优化的型号，能把利用率和能效发挥到最大。

比如大规模智能体负载，最高400W的256核心，平均每核心1.2-2.0W。

云服务、现代数据中心里，最高可选600W的256核心，平均每核心1.7-3.5W。

高性能计算和机头节点这类场景用的是 96 核心版本，功耗最高 500-600W，摊到每个核心是 5-10W。

3D V-Cache 缓存最早用在 EPYC 平台上，那是第三代的 Milan-X，最多 64 核心配 768MB 三级缓存，3D 缓存按每个 CCD 堆 64MB 算，合计 512MB。到了第四代 Genoa-X，规格升到最多 96 核心、1152MB 三级缓存，其中 3D 缓存为 768MB。

第五代 Turin 没出 3D 缓存版本，官方也没解释过原因。外界推测，可能是 Turin 本身性能够强，再加上内存带宽相比第四代提升很小，这时候再叠 3D 缓存意义不大。

这次 3D 缓存回来了，产品叫 Venice-X，对应 EPYC 9006X SP7 系列。

具体规格还没公布，毕竟要明年下半年才出货。目前已知的是仍然最多 96 核心、1152MB 三级缓存，但最高加速频率能到 5.3GHz，反倒是整个家族里最高的，跟锐龙版本频率更低的情况正好相反。

还有一点，平台内存总带宽比四代提升了整整 2.5 倍，比五代也高出近 1.7 倍，3D 缓存因此能发挥更大作用。

EPYC 9006 SP8 系列这边，IOD 同样标配 2 个，CCD 数量则看架构版本而定。

Zen6 版本最多 8 个 CCD，96 核心 192 线程，三级缓存 384MB。

Zen6c 版本最多 4 个 CCD，128 核心 256 线程，三级缓存 512MB。

SP8 接口有 5572 个触点，也叫 LGA5572，比 SP7 少约 26%；面积 62.5×80＝5000 平方毫米，比 SP7 小约 17.8%，最大允许功耗降到 400W。

SP7 和 SP8 都是双 IOD，可规格差得很远。

内存方面弱了一些，通道数减半到 8 通道，每个 IOD 4 通道，频率不变，带宽随之减半，RDIMM 为 512GB/s、MRDIMM 为 819GB/s。

每个通道最多支持 2 条内存条，也就是 2DPC，系统内存最大容量可以保持不变。

PCIe 反而更强：单路最多 128 条 PCIe 6.0 加 8 条 PCIe 4.0，双路则是 192 条 PCIe 6.0 加 16 条 PCIe 4.0。

另外，第五代 Infinity Fabric 互连网络缩减为 2 条。

SP8 单路峰值 IO 带宽为 2TB/s，比 SP7 的 1.5TB/s 要高。

其余部分与 SP7 一致，包括安全、电源管理、先进封装。

EPYC 9006 SP8 系列的型号规格表更丰富：核心数 8-128 个，三级缓存 48-512MB，加速频率 3.7-5.0GHz，默认功耗 130-400W。

最后是 EPYC 9006 LP 低功耗系列，它有个单独的代号叫 Verano。

乍看之下它也是 8 个 CCD 加 2 个 IOD，实际上真正的 CCD 只有 6 个，另外 2 个“Mechanical CCD”只起占位和平衡作用，里面没有任何物理电路。

所以 Zen6 版本最多 72 核心、288MB 三级缓存，最高频率也能到 5.3GHz。

Zen6c 版本最多 192 核心、768MB 三级缓存，最高频率 4.1GHz。

内存控制器这回没放进 IOD，而是单独做成 4 个 MCD，每个支持 6 通道 LPDDR5X，合计 24 通道，频率最高 8533MT/s，单路最高带宽 0.8TB/s、最大容量 1.5TB。

Verano 还有个特别的地方：它用的是 SOCAMM2 形态的内存，功耗比标准 DDR5 低 30-40%，而且能随时更换、升级。

IOD 的其余功能并没有砍掉，96 条 PCIe 6.0、48 路 6Gbps SerDes 都还在。

平台侧用的是专用接口 SB1，最大允许功耗 500W。

四大平台的核心规格可以汇总如下。

EPYC 9006 SP7 已经率先量产并开始出货。

EPYC 9006 SP8 会在明年上半年跟上。

EPYC 9006X SP7 和 EPYC 9006 LP 都要等到明年下半年。

眼下不少行业伙伴已开始大规模部署 EPYC 9006 系列处理器，以及 Helios、Helion 机架级方案。

微软 Azure 就是其中之一，正在全面导入新平台。第一个是基于 Helios 方案的“ND MI455X v7”，用 EPYC 9006 系列处理器搭配 Instinct MI455X GPU 加速器，主要跑 AI 推理。

第二个是“HDv2”，它是首个部署 EPYC 9006 系列的云服务器，面向 AI 数据处理、智能体 AI、HPC，官方称其大规模数据处理性能达到最接近竞品的 1.8 倍。

第三个是“HXv2”，将会用上 EPYC 9006X 系列。

往后看，AMD EPYC 会继续按两年一代的节奏迭代升级。

2028 年将迎来基于 Zen7、Zen7c 架构的第七代 EPYC，代号“Florence”（佛罗伦萨）、“Ferrara”（费拉拉）、“Fidenza”（菲登扎），预计升级到台积电 A14 1.4nm 级工艺，新增支持 ACE（AI 计算扩展），支持下一代 MRDIMM、LPDDR 内存，并延续 SP7、SP8 封装接口。

2030 年则是基于 Zen8 家族架构的第八代 EPYC，代号“Ravenna”（拉韦纳），目前已在深度开发中。