打造“国产NVQLink”，中器无量发布极速实时纠错架构

这两天科技界黄仁勋从英伟达辞职的消息传出后，外界议论纷纷。不过撇开人事层面的震动，他过去几年给英伟达乃至整个高性能计算行业布下的局，路线其实相当明确：把GPU集群的算力边界硬生生推进量子计算与AI基础设施的交汇地带。承载这一构想的实体，正是英伟达的量子-经典互联架构NVQLink。

这条路上，国内企业也拿出了不错的进展。

日前，中器无量与中国移动、中国电子科技集团公司第三十二研究所、上海交通大学、中国科学院上海光学精密机械研究所等机构合作，在arXiv公开了的最新成果提出了面向FPGA–GPU异构实时纠错解码架构

作为参照，NVQLink架构基于两项数据出自不同的互联架构与测试条件——前一项说的是特定小数据包下，量子-经典数据通道的传输延迟已超过NVQLink的水平，在该测试条件下落在更低的微秒级区间。

按团队的说法，这是目前首个把FPGA预处理、GPU解码与反馈链路纳入同一实时纠错架构，并给出系统级延迟表征的方案。

量子纠错2.72微秒这个数字意味着什么，得先从GPU的“门前”说起，回到

要理解这

量子比特系统要判断“哪里出了错、该怎么修”，再把修正指令送回量子硬件。整个过程必须落在量子态超导路线上，这个时间窗口一般在微秒量级。中性原子路线的纠错周期目前还在毫秒量级，经典处理手上的窗口更宽裕。可这不代表能慢下来。纠错码距变大、物理比特规模往上走，每一轮测量产生的数据量都在涨，解码算法的复杂度也跟着提高。数据传输本身要是占掉太多时间，留给真正解码计算的余量就会被挤掉。

换句话说，GPU算得再快，数据送不进去，也等于白算。中器无量团队的办法是把FPGA和GPU的职责分开：测控端的FPGA管前端图像处理和信息整理，主机侧的GPU负责跑解码算法。两者之间用一条基于PCIe的

面向中性原子处理器，这套流程做的是实时量子纠错的反馈处理。

核心逻辑其实不绕：让FPGA把数据直接写进GPU显存，主机内存这个中转站被跳过，CPU也不再插手。过去的路子是，数据先从FPGA搬到系统内存，再由CPU调度、复制到GPU显存，每搬一次，就多一份延迟和抖动。

团队在数据包从32 B到1 KB，每种尺寸各做10000次独立传输测试，FPGA到GPU、GPU到FPGA两个方向的单向延迟都压在2微秒以下。32 B数据包的双向合计延迟约2.72微秒。

这2.72微秒这个数，说到底是在给后面的解码计算留出时间。

解码核心为什么要放在GPU侧？

只看通信延迟，这项工作的分量容易被看轻。架构上怎么取舍，才是更该留意的地方。

现在处于多方案并行阶段：重复码、色码、表面码各管各自的场景，解码算法也从查找表、BP-OSD一路延伸到基于神经网络的AI解码器。不同的纠错码，对经典计算资源的需求差得很远；量子硬件的噪声特征，在系统规模扩大之后同样会变。

一种常见的工程做法，是把解码算法固化进FPGA逻辑里，用这个换确定性的低延迟。问题是，纠错方案一调整，硬件逻辑就得重新设计。中器无量团队的选择是，解码核心留在GPU侧，靠软件更新去适配不同的纠错码和噪声模型。

这等于在架构层面预先留了一个“可迭代”的接口：

论文评估了三类组合：重复码配查找表解码、色码配BP-OSD解码

在AI解码这套配置里，团队把Transformer结构的解码器部署到GPU上，用测量记录中的时空关联来推断错误。硬件实测与电路级噪声模拟结合，在码距为7的

从架构往外推，这套FPGA-GPU异构实时纠错链路还有一层更长期的工程价值：解码器留在GPU侧，用软件定义的方式支持查找表、BP-OSD和AI解码器。也就是说，同一条数据通道不光能服务当前，还能有条件承接量子人工智能场景中的量子-经典协同推理。

2.72微秒的参照系：NVQLink要解决的是什么问题

英伟达放到这个语境里，NVQLink的3.84微秒不像一个简单的竞速对手，更像一条行业参照线。

NVQLink的定位是开放式量子-经典互连架构，底层传输走RDMA over Converged Ethernet（

中器无量这次的2.72微秒，则是在

不过，放到产业竞争层面看，量子计算的工程较量正从“量子芯片本身”转向“量子系统与经典系统之间的协同效率”。

这条新战线上一微秒的延迟缩减，都对应着纠错循环能压得更紧，也对应着量子处理器干等经典反馈的空转时间更短。

一条数据通道背后的系统工程门槛

站在产业化角度，中器无量这项工作的分量不在某个单点指标被刷新，而在于前端读出、低延迟互联和多类解码算法被纳入了同一套可测量、可评估的处理流程。

量子计算机要从实验室装置变成算力设备，测控、通信、经典算力和算法几支团队得在同一套架构下配合。中国移动、中电科相关研究所与高校、科研院所一起参与，也正说明这类问题的解法：靠的不是某一家公司闭门造车，而是跨领域工程能力的一次对接。

从参与单位也能看出，这次成果是一套完全国产化、自主可控的方案。

总之，2.72微秒的数据通道，只是这条系统工程路径上的一个具体刻度。接下来要回答的是：纠错码距继续增大、解码任务更重之后，这套架构还能不能守住延迟的确定性，在更大规模下继续“跟得上”量子硬件的节拍。

对中性原子路线来说，毫秒级的纠错窗口留出了相对从容的工程空间。可窗口再宽，也经不住数据在门外一遍遍排队。把数据送进去的速度，正成为量子计算从“能算”迈向“能持续算”的一道隐形门槛。

英伟达数据来源：https://doi.org/10.48550/arXiv.2510.25213