IBM联合AMD与橡树岭实验室，推出量子纠错协同设计平台
2026年11月5日，IBM、美国橡树岭国家实验室（ORNL）与AMD宣布推出一套面向量子纠错的协同设计平台。此次合作将IBM的量子处理器与ORNL的高性能计算系统整合起来，旨在解决实现规模化容错量子计算过程中如何让经典计算系统跟上量子纠错的需求问题。该平台将IBM的120量子比特Nighthawk处理器与ORNL的U
2026
年
11
月
5
日，
IBM、美国橡树岭国家实验室（
ORNL
）与
AMD
三方共同发布了一套协同设计平台，目标指向量子纠错。按照合作安排，此次将
IBM
的量子处理器与
ORNL
把自家的高性能计算系统与这块量子处理器接到一起，
旨在
解决
实现规模化
目标是容错量子计算
过程中
经典计算系统要怎么跟得上量子纠错提出的要求
问题。
该平台将
IBM的
120
量子比特
Nighthawk
处理器与
ORNL
的
Umbra
高性能计算系统与量子设备被部署在了同一个环境里。
Umbra
搭载
经典算力这块，用的是AMD Instinct MI355X GPU。
和第五代
处理器部分则为AMD EPYC CPU。
这些资源承担的任务包括量子纠错算法的开发、解码环节的优化，以及软件层面的编排调度。
合作真正想推进的，是下面这件事。
是
IBM量子处理器和经典高性能计算系统开始被摆进同一个研究环境，双方围绕量子纠错做协同设计。
这种做法不是把两类计算资源简单堆在一起。量子纠错的流程本身就要靠经典计算撑着，协同的根子在这里。
量子纠错到底要向经典计算要什么？
量子比特
常见的做法是把量子信息编码进多个物理量子比特，然后靠测量拿到错误综合征（
Syndrome），据此判断计算过程中可能冒出来的错误。
真正吃系统能力的环节在测量之后。量子处理器能给出错误信号，可这些信号对应的是哪种错误，得由经典计算系统跑解码算法来判定。解码器读测量结果，推断错误类型，再为后续纠错或条件操作提供依据。
图1：量子纠错协同设计平台
所以容错量子计算要过的关口有两道：量子比特怎么保持稳定，以及经典计算能不能赶在纠错流程前头跟上。把高性能计算资源拉进量子纠错研究，直接原因就在这里。
IBM这也是此次合作把高性能计算资源引入量子纠错研究的直接原因。
IBM、ORNL与AMD的分工
这套量子纠错与高性能计算协同平台里，量子硬件部分选用的是 IBM、ORNL 与 Nighthawk 处理器。Nighthawk 采用方形晶格连接方式，具备中途测量和实时脉冲控制能力。搭配 IBM Quantum System API，研究人员可以拿到原始测量信号，并在运算过程中依据测量结果调整接下来的操作。
IBM
提供
120
量子比特
图2：IBM量子计算设备与ORNL高性能计算系统的协同部署
经典计算这一侧，用的是高性能计算系统，搭载 AMD Instinct MI355X GPU。
ORNL和
AMD
共同支撑。
ORNL
提供
Umbra
和第五代
AMD EPYC CPU
。
GPU
这套平台能给解码算法的开发和评估提供加速，
CPU
通用计算任务则交给它。研究过程中要处理海量测量数据、反复试不同解码方案，这些计算资源正好能顶上。
这并不是
IBM与
AMD
这是双方头一回在量子计算领域联手。更早之前，两家已经演示过用
AMD
芯片跑量子错误解码算法，
IBM
也曾使用
AMD GPU
来加速样本式量子对角化（
SQD
）里的经典对角化计算。合作范围这次又往外扩了一圈：不再只盯着某一个算法的加速，经典计算资源被放进了更完整的量子纠错研究环境里。
眼下这套平台已经装进了纽约州波基普西的一处设施，量子处理器和 [[保留1]] 被安排在同一套部署环境当中。
IBMUmbra
另一头，它还会连到田纳西州的橡树岭领导计算设施（[[保留2]]）。
OLCF
量子纠错这件事，本质上是让测量数据在量子硬件和经典计算系统之间不停地来回跑。把这两种计算资源摆在一起，研究人员测起数据传输、解码和反馈各环节的配合来，会顺手得多。
平台之外，分层量子纠错（Hierarchical Error Correction）也被列进了研究方向。这套思路并不靠单独一层编码去守住量子信息，而是内外两层编码叠着上：里层管的是模块内部的量子比特，外层守的是里层编码攒出来的逻辑量子比特。
IBM按这种设计，逻辑信息的可靠性有希望往上提，芯片互连结构那套复杂度带来的依赖说不定也能减轻。
IBM团队想用这个平台，把 [[保留5]] 这类计算资源调起来，在延迟压得很低的环境里把相关方案试出来、调到位。
GPU
量子纠错眼下走到了哪一步
协同设计平台解决的是研究条件的问题。美国能源部给出的量子计算发展目标，则让这类研究多了一个更实在的参照。
美国能源部
Quantum Genesis Mission中的
Q竞赛
，
目标是在
2028年底前将
100
个逻辑量子比特执行100000次高难度操作。
跟这一目标一比，眼下公开的实验进展是：最多
IBM70
个逻辑量子比特完成
438
次高难度操作。单看操作次数，要从
438
次提升到
100000次，需要实现约
230
倍的增长。
图3：量子处理器与高性能计算系统协同部署的实景图
不过，这道坎不是单纯多堆量子比特、或者把计算时间拉长就能过去的。
逻辑量子比特是经过纠错编码保护的量子信息单元。跟没有纠错保护的物理量子比特相比，它能更可靠地承载量子信息、跑计算任务。操作次数一多，系统就得在更长的计算过程里持续识别和处理错误，别让噪声越积越多，最后把量子信息毁掉。
这对整个计算体系的要求都更高了：量子处理器得拿出相应性能，纠错编码和解码算法要不停打磨，经典计算系统也必须及时消化源源不断产生的测量数据，还得跟量子硬件保持有效配合。
三方合作
推出协同设计平台，就是想把研究和验证的环境给到这些问题的解决上。在真实的量子硬件与高性能计算环境里，研究人员能对比不同纠错方案对量子比特数量、计算时间、测量样本以及经典算力的需求，进而判断
GPU加速能在哪些环节派上用场，由此找到更适合规模化应用的技术路线。
2029年推出Starling 是此前公布的路线图里的一环。
按照
IBMStarling 计划在
计划于
2029
2029 年推出，目标是在
200
100 个逻辑量子比特上运行包含
1
2 亿个量子门的计算电路。要达成这个目标，光靠提升量子处理器本身的性能还不够。
IBM
大规模纠错过程中，硬件、算法和经典计算资源之间怎么配合，同样得解决。
图4：IBM量子计算研究设施
此次
IBM与
ORNL
、
AMD
这套协同设计平台正是围绕上述问题搭起来的。把量子处理器和高性能计算资源放在一起，研究人员就能在更贴近实际运行需求的环境里验证纠错方案，看看经典算力对解码速度和系统运行效率究竟有多大影响。
IBM
相关成果也有望为 Starling 的技术路线提供借鉴。
从这次搭建的协同设计平台看，量子纠错研究正往更复杂的系统协作方向走。量子处理器管的是量子信息的产生与处理，测量数据的分析和错误解码则交给经典计算系统；两边配合得够紧，才撑得起规模更大的容错计算。
https://newsroom.ibm.com/2026-11-05-oak-ridge-national-lab,-ibm,-and-amd-launch-new-co-design-platform-for-quantum-error-correction
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