英伟达Vera CPU弃Chiplet：88核单片设计图什么？

英伟达为何要“反潮流”？

看完英伟达Vera CPU的架构选择，不少人心里会冒出这个疑问。

这几年，Chiplet（多芯粒）慢慢成了高性能服务器CPU的一条重要设计路子，加入的厂商越来越多。

英伟达却走了另一条道。其近期推出的Vera CPU把88个CPU核心、统一L3缓存和片上互连做在同一块计算裸片上，采用的是单片计算裸片设计。

Chiplet渐渐当道，英伟达偏偏另选路线，这背后牵扯到怎样的性能与制造取舍？

英伟达的考量

2026年3月，英伟达在GTC大会上正式发布Vera CPU，定位是面向AI智能体、强化学习和数据处理的新一代处理器。AI应用如今要调用工具、运行代码、检索数据、执行复杂任务，CPU肩上的程序执行和任务调度担子更重了，它跑得快不快，也会影响GPU能不能持续高效运转。

具体来看，Vera把88个Olympus CPU核心、164MB统一L3缓存和第二代可扩展一致性互连架构（SCF）都放在同一块计算裸片上。SCF负责连接CPU核心与共享缓存，片上双向带宽最高达到3.4TB/s。内存和I/O子系统，则由相邻的独立裸片等组件来承担。

英伟达为什么会选这种设计？

Vera团队在接受专访时聊到了数据中心CPU设计重点的转变。云计算规模越铺越大，处理器设计越来越看重核心数量和整体吞吐量，芯粒化也因此成为扩展处理器规模的重要手段。英伟达团队认为，这股趋势在一定程度上把单线程性能在设计中的优先级压低了；而AI智能体兴起后，单个核心的执行效率又重新被摆上台面。

智能体干活时，常常要连续调用工具、运行代码、查询数据库，再根据结果决定下一步怎么走。这些流程里有串行操作、分支判断和数据访问，有些步骤必须等前序任务完成。所以，服务器就算能并行跑大量任务，单个任务跑得快慢依然会影响整条工作流。英伟达希望Vera能更快做完这些CPU侧的工作，让关键步骤少等一会儿。

单片计算裸片正好提供了这样一种思路。计算核心、统一L3缓存和片上互连都在同一块裸片上，所有核心都能通过统一的片上网络交换数据，跨计算裸片通信的额外开销因此减少。英伟达还靠Olympus核心自身的微架构来提升执行效率，包括10宽指令取指与解码前端、神经网络分支预测器和深度乱序执行等设计，再配合缓存预取机制改善数据访问。核心微架构与片上互连一起发力，共同影响处理器的实际性能。

当然，代价也摆在那儿。88个计算核心、大容量缓存和互连全挤在一块裸片上，裸片面积和设计复杂度都会上去，制造良率与成本控制的要求也更高。跟多芯粒方案比，单片计算裸片在计算模块复用、核心规模组合，以及不同功能采用不同工艺节点这几方面，灵活性相对有限。

英伟达团队也说了，公司会按具体产品需求来挑集成方案。Vera CPU的设计重点是把计算部分紧密集成，满足AI智能体等工作负载对单线程性能、通信效率和低延迟的要求，同时接受大面积计算裸片在制造与扩展上的约束。

主流CPU集成路线，各有怎样的权衡？

放眼整个CPU市场，英伟达Vera的选择只是当前高性能CPU集成架构中的一种。AMD和英特尔等公司也在摸索不同的芯片设计方式，这些设计都追求更高的集成度与处理器性能，但各家对芯片内部功能怎么安排，考量并不相同。

AMD：以Zen架构为基础，持续推进Chiplet集成

AMD是把Chiplet大规模用到主流CPU产品上的较早一批厂商。其Zen架构逐步形成了以计算芯粒为基础的模块化设计路线，把CPU计算核心与I/O功能分开，再用不同裸片组合来实现处理器规模扩展。这套设计从Zen 2时期开始得到更广泛的应用，并慢慢成为AMD Ryzen和EPYC系列高性能处理器的重要架构基础。

具体实现上，AMD先把多个CPU核心组织进CCX（Core Complex，核心复合体），再集成到CCD（Core Complex Die，核心复合裸片）上。多个CCD通过中央I/O裸片（IOD）连接内存控制器、PCIe等外部接口，并借助Infinity Fabric互连技术完成不同计算芯粒之间的数据传输和缓存一致性管理。

拿EPYC 9005系列来说，AMD通过配置不同数量的CCD，提供不同核心规模的服务器处理器。计算核心和I/O功能分开设计之后，AMD能按产品需求调整计算芯粒数量，也能让不同模块采用更适合自身功能的制造工艺。这种模块化方式提高了计算设计的复用率，给处理器产品扩展留出了更大灵活性。

在此基础上，AMD还在往垂直堆叠方向探索。以3D V-Cache为例，AMD通过硅通孔（TSV）和铜对铜直接键合，把额外的L3缓存裸片堆在计算芯粒上方，在有限的封装空间里增加缓存容量。相比单纯增加计算芯粒数量，这是从垂直方向扩展芯片的集成能力。

AMD也把Chiplet技术延伸到了异构集成。以Instinct MI300A为例，AMD将Zen 4 CPU计算芯粒、CDNA 3 GPU计算芯粒和HBM3内存整合在同一封装中，实现CPU与GPU之间的统一内存访问。不同功能的裸片可以采用各自适合的设计和制造方式，再通过先进封装组合成完整的计算系统。

从Zen架构的计算芯粒模块化，到3D V-Cache的垂直缓存堆叠，再到MI300A的CPU、GPU与HBM异构集成，AMD不断拓宽Chiplet在不同产品中的应用。其技术路线也从计算核心的横向扩展，逐渐延伸到缓存堆叠和多种计算单元的集成。

英特尔：按功能和工艺节点拆分Tile，通过先进封装组合

英特尔的Chiplet打法，核心就是Tile架构。所谓Tile，可以看作一块块各自承担特定功能的独立硅模块：处理器内部的计算、内存、I/O等职能被分到不同Tile里，再靠封装互连拼成一颗完整CPU。从至强6系列起，英特尔全面转向模块化Tile架构，P核与E核产品都是计算Tile加I/O Tile的组合，具体数量随型号不同而变化。

拿至强6 P核系列的Granite Rapids来说，计算Tile的数量按处理器型号来配。Granite Rapids AP架构用的是3块计算与内存Tile加2块I/O Tile。计算与内存Tile里集成CPU核心、缓存和内存控制器，主要计算任务和内存访问由它负责；I/O Tile管的是UPI、PCIe、CXL等对外高速接口，还承担一部分数据处理加速功能。各块Tile各管一摊，数据交换则通过封装内部的互连完成。

按功能拆Tile的好处，是英特尔可以跟着产品定位去调计算资源和Tile配置，还能把不同制造工艺组合起来。Granite Rapids AP架构里，计算与内存Tile用Intel 3工艺，I/O Tile用Intel 7工艺。CPU计算核心对晶体管密度、性能和能效要求高，上更先进的制程对计算部分的性能有帮助；I/O部分则可以按接口和数据传输的需要挑工艺。这么分开做，不同功能模块能各自优化，也就减轻了所有模块都得用最先进制程带来的成本压力。

Tile一多，芯粒之间的数据交换就对封装互连提出了更高要求。英特尔的办法是用EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥接）把不同Tile连起来。它的做法是在封装基板里嵌入小型硅桥，硅桥内部有多层金属布线，芯片通过微凸点接到硅桥上，不同裸片之间就有了高密度互连通道。相比铺一大片硅中介层的方案，EMIB只在需要高速互连的地方放硅桥，省掉了大面积硅中介层，封装结构和成本都好控制，多个裸片之间的高带宽通信也能支持。此外英特尔还做了Foveros垂直堆叠技术，并在其他封装方案里试水EMIB与Foveros的结合，多裸片集成的方式因此更多。

Arm这边，则是开放计算子系统和双芯粒CPU两条线一起走。

Arm在Chiplet上的布局有它的特殊性。多年来Arm主要给芯片设计企业提供CPU核心IP和计算子系统，让合作伙伴拿去开发自己的处理器。所以它在芯粒领域的动作，集中在计算模块预集成、接口配置和开放生态这几块。近几年Arm又把业务伸向自有芯片产品，尝试不同的芯粒集成方式。

Neoverse CSS（Compute Subsystems，计算子系统）是Arm面向数据中心和服务器市场推出的预集成计算平台。Neoverse CPU核心、核心网状互连网络（CMN）、内存、I/O以及相关控制模块被整合在一起，并做过配置、验证和性能优化。合作伙伴能在这个基础上按产品需求调整核心数量、内存配置和I/O接口，再把自己设计的功能模块加进去，做出定制化处理器。

芯粒互连上，Neoverse CSS支持AMBA CHI C2C等裸片间互连接口，多芯粒处理器和异构计算系统都能用。Arm还拉起了Arm Total Design生态，把芯片设计、EDA工具、晶圆代工和封装企业凑到一起，为合作伙伴提供从IP集成到芯片制造的支持。客户不用从零搭计算子系统，设计和验证的工作量少了，定制芯片的开发进度也能快一些。

2026年3月，Arm正式发布Arm AGI CPU。这是Arm成立35年多以来第一次推出自有量产级芯片产品，其业务也从提供处理器IP和计算子系统，进一步延伸到完整CPU产品。Arm AGI CPU基于Neoverse V3 CSS打造，面向AI数据中心和智能体工作负载，有64核、128核和136核等不同配置。

集成方式上，Arm AGI CPU采用双芯粒设计。Arm在Hot Chips 2026披露的架构信息显示，每颗芯粒都集成Neoverse V3 CPU核心、六通道DDR5内存子系统及相关I/O功能，两颗芯粒通过UCIe互连连接，整颗处理器最多提供12通道DDR5内存。每颗芯粒内部还用了CMN-S3网状互连网络，负责连接CPU核心、内存和I/O等资源。两颗芯粒之间的UCIe互连总带宽达到2TB/s。

这种设计有个特点：计算核心和本地内存资源被放在同一颗芯粒里。本地计算核心可以直接访问所连接的内存资源，部分数据访问就不必依赖跨芯粒通信。对内存带宽和访问延迟比较敏感的数据中心工作负载来说，这样的组织方式有助于提高本地内存访问效率。

双芯粒架构下，跨芯粒的数据交换仍然要处理。某个计算核心如果要访问另一颗芯粒所连接的内存，数据请求就得走UCIe互连传输，访问延迟也会相应增加。Arm的做法是用CMN-S3一致性互连和NUMA（非统一内存访问）架构来组织两颗芯粒之间的内存访问，让计算核心既能访问本地内存资源，也能访问远端内存资源。访问本地内存时，数据直接由所在芯粒的内存子系统提供；要访问另一颗芯粒的内存，则通过芯粒间互连完成数据传输。

英伟达的路子，是单片裸片和多芯片互连并行。

说回英伟达。这次Vera的选择，并不意味着英伟达要彻底“倒车”回单片设计路线。

看它数据中心CPU产品的布局，英伟达一直在摸索单片裸片集成与多芯片高速互连相结合的设计思路。

以Grace系列为例，单颗Grace CPU采用单片裸片设计，72个Arm Neoverse V2核心、114MB L3缓存以及英伟达自研的可扩展一致性互连架构（SCF）都集成在同一块裸片上。SCF采用网状互连结构，负责连接CPU核心、缓存、内存和系统I/O等资源，为处理器内部的数据交换提供支持。

英伟达在Grace基础上又推出了Grace CPU Superchip，做法是用NVLink-C2C高速互连把两颗独立的Grace CPU连在一起，拼成144个CPU核心的处理器模块，双向互连带宽为900GB/s。两颗CPU之间的缓存一致性由NVLink-C2C负责，数据与内存资源因此可以共享，计算任务也由两者协同完成。

不同的集成路线，究竟会影响哪些环节？

先看数据传输效率。CPU里的计算核心要不断访问缓存、内存，还要和其他核心交换数据，功能模块怎么集成，直接决定数据走哪条路径。单片设计把计算核心、共享缓存和片上互连放在同一块裸片上，数据经片上网络传输，跨裸片通信的延迟和功耗都能降下来；多芯粒设计得靠裸片间互连完成数据交换，多了接口电路和封装互连两道环节，通信开销也随之增加。所以，像核心之间频繁交换数据、对共享缓存访问要求高的负载，把计算资源紧密集成在一起更有优势。

制造工艺与成本是第二个环节。单片设计要把更多功能塞进同一块裸片，裸片面积越大，制造中碰上缺陷的风险通常越高，成品率也更难把握。Chiplet的思路是把大芯片拆成多个较小的裸片，单个裸片的制造良率因此提高，不同功能还能采用不同工艺节点——计算核心走先进制程，I/O等功能走成熟制程，非核心计算部分对先进制程的依赖就减少了。功能与工艺这样分开，芯片厂商安排制造资源时也更灵活。

产品扩展与设计复用同样受影响。单片设计把更多功能集中在一块裸片上，核心数量、缓存容量或I/O配置一变，往往要重新调整整个芯片设计。Chiplet则让计算、内存和I/O等功能模块相对独立地开发和制造：厂商调整计算芯粒数量，就能形成不同核心规模的产品；升级计算核心时，已经成熟的I/O模块可以保留，重复开发的工作量随之减少。模块化设计有助于缩短产品迭代周期，不同规格处理器的开发也有了更多组合空间。

数据传输、制造工艺、产品开发，芯片集成方式在这三处影响CPU的性能表现、成本结构和迭代效率。单片设计看重计算资源之间的紧密协同，Chiplet则在功能拆分、工艺搭配和模块复用上留出更大空间。

结语

从高性能CPU目前的走向看，Chiplet仍是重要的技术路线，核心规模扩展、设计模块复用、不同工艺节点组合这几方面都是它的长处。不过单片计算裸片并没有失去用武之地：核心间通信频繁、共享缓存访问要求高的计算部分，集中集成在延迟和通信效率上依然占优。今后，单片设计与多芯粒集成也有可能出现在同一颗处理器里。

先进封装和芯粒互连技术往前走，CPU架构设计会进一步细化功能划分。哪些计算资源需要紧密集成、哪些功能适合独立制造，厂商可以按应用场景来定，再用定制化的芯粒组合满足不同产品需求。未来CPU集成架构的比拼，更多落在功能模块怎么组织、芯粒间互连性能如何，以及各模块之间能否高效协同。

也许用不了多久，英伟达这次“反潮流”的做法会被证明是一次“先锋之举”。