华为详解麒麟9050逻辑折叠：晶体管密度提升53.5%

10月13日，一场沟通会在华为上海练秋湖研发中心举行。麒麟9050系列所依托的"逻辑折叠"技术，在这次会上得到首次系统披露。

华为半导体业务、无线终端芯片产品管理部部长徐松余介绍称，"逻辑折叠"在麒麟9050系列上首次量产落地。伴随这一落地，该系列芯片的晶体管密度提升53.5%，混合键合数量跨过5000万，有效信号互连超过500万。

麒麟芯片的回归时间是2023年8月。徐松余透露，回归三年，采用麒麟芯片的华为终端产品累计发货量已经突破亿台。但回归不等于困难已经过去——他提到，Mate 60系列上市时团队"最兴奋、也是最担心的时刻"，兴奋源于芯片重新回到消费者手中，担心则源于现实条件依然受限，麒麟接下来能走多远还是未知数。

面对这一疑问，华为给出的答案之一，就是此次披露的"逻辑折叠"。

工艺一步步逼近物理极限，几何缩微能换来的收益不断缩水。华为的应对思路是用"时间缩微"（韬定律，τ scaling）代替几何缩微，落点在压缩信号传播时延，目标是"让数据少绕路，让计算不用等"。

逻辑折叠跟把几颗芯片简单堆在一起不是一回事。它要求在设计之初就按三维视角做系统设计，让逻辑电路落在更合适的位置，把多颗DIE当成一颗完整芯片来协同设计，信号走线因此缩短，晶体管密度随之提升。徐松余表示，全球半导体产业的几何缩微"挑战越来越大、收益越来越小"，华为的创新焦点已经转到时间缩微上。

量产指标上，麒麟9050 Pro的CPU多核性能提升23%、大核能效提升41%，新一代达芬奇架构NPU性能提升140%、功耗降低66%。麒麟9050系列多占用2.5GB内存即可流畅运行30B MoE端侧大模型，大模型加载性能提升25%，内存占用较上一代省下75%。

这条路线的探索始于四年前。徐松余回忆，"刚开始工具也没有，流程也没有，方法也没有"，初期团队既说不准逻辑折叠能否真的改善性能与能效，也判断不了高良率、规模化量产能不能做到。

麒麟9050 Pro最终通过了量产验证：高速互联通道超过5000万，混合键合间距1.5微米。华为计划2027年把这一间距缩到1微米，用以支撑更高密度互联以及更多电路模块折叠。往三层、四层等更多层折叠，是未来演进方向之一，至于最终采用哪种架构，还要看具体产品需求。

逻辑折叠究竟能在多大程度上补上先进制程的差距，是外界关心的问题。徐松余回应说，时间缩微带来的收益不只在晶体管密度，性能与能效同样会改善；各家企业会按自身条件挑技术路径，到了某个阶段、某个节点，不同路线可能"殊途同归"。

这等于说，华为没有把逻辑折叠当成某一代先进制程的替代品——几何缩微靠制造工艺提升器件性能，逻辑折叠从电路布局与互联效率切入，两者并不互斥，将来还有结合应用的空间。

徐松余还透露，2027年的麒麟芯片"已经在我们手上，测试符合预期"，更远的芯片已在规划和设计中。华为另披露，麒麟9050系列的量产由"中国电子产业托举"实现，测试机型是华为Mate 90 Pro Max，对比机型为Mate 80 Pro Max。