台积电CoWoS-L：2028年仍是AI芯片主流封装方案

TrendForce近日发布报告，对AI芯片先进封装的竞争格局给出判断。报告认为，英特尔EMIB-T等方案正在争取AI芯片客户，但凭借技术成熟度和良率优势，台积电CoWoS-L到2028年预计仍将是AI芯片的主流先进封装方案。换句话说，未来几年封装路线的竞争会围绕CoWoS-L展开，其他方案要切入这一市场，得在成熟度和良率上拿出更有说服力的表现。伴随AI芯片的不断发展，先进封装早已成为老生常谈的概念。

01 AI芯片的封装为什么越来越“大”？

AI芯片的块头确实在变大，但先要分清：这说的是封装，并非单颗计算芯片本身。大模型参数量往上走，推理任务也越来越复杂，AI加速器就得有更高的算力和更大的内存带宽。一颗芯片扛不下所有活儿，Chiplet和HBM于是成了拉高系统性能的关键手段。芯片里要连的计算资源和存储资源越堆越多，这份压力最后都压到了封装头上。

英伟达Rubin平台是一个很好的例子。据公开信息，Rubin GPU采用3360亿晶体管，配备HBM4，单颗GPU最高可提供288GB显存和22TB/s内存带宽。AMD同样在加速迭代，Instinct MI400系列采用Chiplet架构，下一代MI455X由8个计算芯片组成，面向72颗GPU组成的Helios机架级系统。这些产品有一个共同点：单个封装内集成的计算芯片和HBM数量在增加。封装尺寸方面，英伟达Blackwell GPU已经达到约3.3倍掩模极限，下一代Rubin平台预计将达到4倍。

计算芯片和HBM越放越多，过去那种一颗芯片配外部存储的做法，已经很难达到AI系统对带宽和传输效率的要求。把更多计算芯片和HBM塞进同一个先进封装，芯片间的数据传输距离就短了，高密度互连又能给出更大带宽。说到底，AI芯片的“大”，落点在于封装尺寸被撑大。真正一直在膨胀的，是一个先进封装里要装下的计算芯片、Chiplet、HBM和高速互连的总量，并非单颗逻辑Die的横向面积。

从数据上看，封装尺寸的扩大已经持续了将近十年。据IDTechEx发布的先进封装技术趋势报告，台积电CoWoS硅中介层尺寸从2016年的约1.5倍掩模尺寸，约1287mm2，演进到当前的3.3倍，约2831mm2，并计划在2026年扩展至5.5倍，约4719mm2。设备端也能直接看到这一变化：HANMI Semiconductor新推出的FC Bonder 75支持的封装尺寸为75mm x 75mm，而传统通用封装尺寸仅为20mm x 20mm。

推动封装变大的力量还在从GPU扩展到AI ASIC。TrendForce数据显示，NVIDIA高端GPU 2026年出货预计年增约30%，AMD于2026下半年力推MI400和MI450。CSP自研ASIC方面，2026年出货量与动能以Google最为强劲，TPU v7为主力。AWS从下半年开始逐步推进Trainium v3，Microsoft和Meta目前仍以GPU Server为主，ASIC规划量能较小。不同类型的AI芯片都在向更高集成度发展，意味着封装需要承载的计算和存储资源持续增加。

02 封装尺寸为什么遇到瓶颈？

封装尺寸不断扩大之后，问题随之而来。这么大的中介层还能否制造出来？

在传统2D封装里，芯片靠键合线连到封装基板，信号由基板内部的金属布线和过孔来传。这条路走得太长，带来的电阻和电感都不小，信号延迟和功耗双双卡住。要是把多颗芯片分开封装、再摆到PCB上，信号在它们之间要跑的物理距离就相当远，为了把信号推过这段距离，功耗明显往上走，芯片之间的整体通信带宽也跟着受限。

面积是另一道坎。PCB上摆多个大封装，占掉的物理面积很可观，空间紧张的产品很难接受。更麻烦的是，PCB的布线宽度和芯片的凸点、微凸点差得太远，这个差距直接压住了I/O的数量和密度，传统封装想满足AI和高性能计算对高带宽、低延迟、小型化的要求就很难了。互连长度、物理面积、I/O密度三头同时受制，2D封装已经快接不住AI芯片的集成需求。

针对这些难题，有厂商拿出了2.5D封装方案。思路的核心是加一层中介层，让多颗芯片并排躺上去，而不是直接搁在PCB上。芯片用微凸点连到中介层，中介层里有非常精细的重分布层，管的是芯片之间高密度、短距离的水平通信。中介层再靠硅通孔往下垂直连到封装基板。这么一来，芯片之间的互连距离大大缩短，信号完整性和带宽都有改善，单颗芯片迈不过去的掩模极限也绕开了，后面再集成更多计算芯片和HBM也就有了路。

也正是在2.5D封装这条路径上，台积电的CoWoS逐渐成为代表性方案。

03 CoWoS-L：2.5D主流方案

台积电的CoWoS是典型的2.5D封装方案，其核心就是在一个封装中整合多个SoC或Chiplet与HBM。

台积电的CoWoS家族眼下有三个成员：CoWoS-S、CoWoS-R和CoWoS-L。区别最大的一点，是中介层各用各的做法。CoWoS-S走的是大面积硅中介层，在上面用布线做高密度互连，把逻辑芯片和HBM集成在一起。CoWoS-R改以RDL（重布线层）替掉硅中介层。RDL由聚合物和铜布线层组成，互连性能保持得不错，机械柔性也更好，扩起来相对容易，能撑起更大的封装尺寸。

CoWoS-L把前两种方案的特点揉在了一起，做法更灵活。布线靠RDL完成，同时嵌入一种叫局部硅互连的小型硅片。名字里的L，指的就是Local Silicon Interconnect（LSI），即局部硅互连。台积电称，LSI用多层亚微米级铜线路做出高布线密度的die-to-die互连，能按不同产品需要承担SoC-to-SoC、SoC-to-Chiplet以及SoC-to-HBM等连接。更大范围的信号和电源传输则交给RDL。高密度互连因此集中在真正需要精细连接的地方，不必让整块中介层都背上同样的高密度布线。

结构上的这一改动，正是CoWoS-L继续把封装尺寸做大的关键。超大规模AI芯片并不要求封装里每个区域都具备同等高的布线密度。假如所有区域都照硅中介层的高密度布线路子来，面积一大，制造成本和工艺复杂度就跟着涨。CoWoS-L用LSI加RDL的组合，把高密度互连放到真正需要的位置，大范围连接和供电交给RDL，关键区域的互连能力保住了，整个封装尺寸还能继续往上扩。台积电目前已把CoWoS-L定位成支持更大尺寸HPC产品的封装方案，中介层尺寸也在持续放大，为的是集成更多硅芯片和HBM。

局部高密度、大面积扩展的思路，与AI芯片的Chiplet架构正好对得上。未来的AI加速器里可能同时有多个计算Die、功能各异的Chiplet以及多颗HBM，芯片之间的数据流并不一样。有的链路要极高带宽和极短距离，有的更看重区域间的信号与电源分配。CoWoS-L能按这些不同需求配置互连结构，还能在SoC下方进一步整合独立的嵌入式深沟槽电容eDTC，用来改善电源管理。说白了，封装不再只是把芯片连起来，而是开始针对整个计算系统做互连和供电设计。

尺寸演进上，CoWoS-L已经走出实验室。台积电首款3.5倍reticle尺寸的CoWoS-L已于2024年进入量产。台积电2025年公开资料显示，公司完成了5.5倍mask/reticle尺寸CoWoS方案的认证，并计划于2026年启动量产，以满足AI和HPC对更高性能的需求。台积电还表示，将继续扩大CoWoS中介层尺寸，以容纳更多先进制程芯片和HBM。

产品端也开始落地。TrendForce指出，NVIDIA和AMD的AI加速器已经采用CoWoS-L，Meta的MTIA 400也用了这一封装方案。云服务商持续发展自研ASIC，需要在同一封装中集成更多SoC、Chiplet和HBM，微软和AWS预计也将在2027年导入CoWoS-L。TrendForce认为，靠技术成熟度和良率优势，CoWoS-L预计到2028年仍将是AI芯片主流的先进封装方案。

当然，2.5D封装并非只有CoWoS-L一条路。

04 EMIB，另一条技术路线怎么走

CoWoS-L是在中介层上做文章，英特尔的EMIB则走了另一条2.5D封装路线。EMIB全称Embedded Multi-die Interconnect Bridge，即嵌入式多芯粒互连桥。它不铺覆盖整个封装区域的大面积硅中介层，而是把较小的硅桥嵌进封装基板，只在需要高密度互连的芯片之间建立连接。芯片仍并排放在基板上，彼此之间靠硅桥完成高密度、高速的数据传输。

相比大面积铺设硅中介层，EMIB走的是局部路线：只有芯片之间需要高速通信的地方才布置硅桥，不必给整个封装铺满一层硅中介层。按照英特尔的说法，桥的尺寸和类型可以按不同的die-to-die连接来定制，高密度互连既能建在逻辑芯片与逻辑芯片之间，也能建在逻辑芯片与HBM之间，同时还不用让全部信号和电源都穿过一整块硅中介层。互连密度提上去了，封装结构与成本之间也有了取舍空间。

这种结构尤其适合Chiplet架构。一个封装里可以放入来自不同工艺节点、功能不同的多个芯粒，再用不同位置的EMIB桥接起来，让CPU、GPU、I/O以及HBM等不同类型的芯片组成一个完整系统。英特尔已将EMIB用于大规模量产，并表示其封装组装良率可以达到与复杂度相当的传统FCBGA封装接近的水平。

不过EMIB也有自己的限制。硅桥嵌在封装基板里，而不是覆盖整个封装的大面积硅中介层，芯片之间的高密度连接最终仍受基板布线能力制约。HBM带宽不断攀升，AI芯片内部的数据传输量越来越大，除互连密度外，供电也开始成为重要问题。高功耗AI芯片要在有限的封装空间里把足够大的电流快速、稳定地送到芯片，同时压低电源噪声和传输损耗，这已成为EMIB进一步发展的关键。

EMIB-T就是在这个背景下出现的升级方案。其中的T对应Through-Silicon Via，也就是硅通孔。英特尔在EMIB原有的局部硅桥基础上加入TSV，电源可以通过硅桥从封装基板直接垂直送往上方芯片，不必再绕行其他布线层。供电路径缩短了，供电密度提高了，高功耗、高带宽应用中的电源完整性也随之改善。英特尔公开资料显示，EMIB-T还能在桥内整合多层铜电源、地线网络以及高密度电容，进一步降低供电网络阻抗和噪声。

把EMIB看作连接芯片的一座桥，EMIB-T最明显的变化是给桥加了一条垂直通道。以前要解决的是芯片之间如何通信，引入TSV后，封装还能进一步处理电怎么直接送上去。英特尔在2026年ECTC上展出的EMIB-T方案，第一层互连凸点间距已缩到25微米，封装尺寸扩至120mm×120mm，可支持超过9个reticle面积的计算与存储芯片集成，同时面向12 Gb/s HBM4e和64 Gb/s UCIe等高速互连。

这说明EMIB正从早期的局部硅桥，往更大尺寸、更高互连密度和更强供电能力的方向走。TrendForce提到，CoWoS-L封装成本与台积电先进封装产能持续受到关注，EMIB由此成为部分AI芯片厂商考虑的替代选项，Google预计2027年采用EMIB-T，AWS也在测试EMIB技术。EMIB-T与CoWoS-L固然直接竞争，但CoWoS-L在技术成熟度和良率上的优势，预计会让它在2028年之前仍是AI芯片的主流封装技术。对英特尔来说，EMIB-T不只扩大了封装面积，还让局部硅桥同时承担高速信号和垂直供电，为更大规模的AI芯片集成开出新的封装路径。

05 从CoWoS-L到EMIB-T，先进封装还要如何往前走

把CoWoS-L和EMIB-T摆在一起看，两者竞争的本质已经不止于封装技术。AI芯片发展到今天，单靠缩小晶体管很难再换来性能增长，越来越多的计算Die、Chiplet和HBM被塞进同一个封装，封装自身也开始成为芯片设计的一部分。CoWoS-L的做法是继续扩大中介层，借RDL和局部硅互连把不同区域连起来。EMIB-T则沿着嵌入式硅桥往下推进。路线不同，目标却相近，都是要让更多计算资源和存储资源在同一个封装里高速协同。TrendForce因此判断，未来几年AI芯片的先进封装竞争仍会围绕更大尺寸和更高互连密度展开。

可封装越做越大，2.5D封装自己也碰到了越来越多的麻烦。

先看互连。AI芯片内部的数据交换量已经大到这种地步，光增加计算单元不够，算出来的数据还得尽快送到下一颗Die和HBM。距离、线宽、布线数量都会左右传输速度，也会左右功耗。于是，封装里怎么布局、哪些芯片该放得更近，已经开始影响芯片性能。以前可以把封装理解成芯片制造完成后的最后一步，这个说法现在不够准确了。对Chiplet架构而言，Die如何排布、互连怎么实现，是需要一并考虑的。业内也越来越重视package-level co-design，也就是在芯片设计、封装和系统设计阶段就把电、热、机械等问题同时考虑进去。

散热和良率同样是2.5D封装继续走下去绕不开的难题。眼下的AI加速器已是高功耗器件，封装里放的芯片越多，局部热量越集中。2.5D至少还能把GPU、ASIC和HBM横向铺开，给散热留出空间，但横向空间终究有限。

良率方面，一颗AI芯片本来就价值不低，如今一个封装里又集成多颗计算Die、HBM和大量互连结构，任何一处出问题，都可能拖累整个封装。芯片数量增加之后，制造、键合、测试和失效分析都得更精细。尤其到了超大尺寸封装阶段，大家看的不只是能不能做出来，还要看能不能稳定地做出来，并且把成本压下去。

那为什么不直接绕开2.5D封装、全力投向3D封装？单看技术能力，3D封装确实能把单位面积的集成密度再往上推一档。台积电SoIC已经能实现逻辑芯片与逻辑芯片、存储与逻辑芯片之间的3D集成，3nm SoIC堆叠技术也在2025年进入量产。可对于高功耗AI逻辑芯片来说，大规模3D封装在散热、供电和良率上还卡着三道关。堆叠结构内部会把热量困住，供电需要穿过多层，只要有一层出问题，整个封装都可能被拖垮。更关键的一点是，3D封装在技术和成本上都还不够成熟，要经历多次流片和多套掩模版，开发与生产成本都远高于传统SoC，制造工艺复杂、良率偏低，单位成本也被进一步抬高。另一边，台积电CoWoS技术已经量产十年，良率稳定在90%以上；3D封装要想提升良率，还得靠键合精度继续改进。眼下具备3D封装开发能力的企业只有少数技术领先者，而且主要用在价格不敏感的高端市场。所以说，现阶段大规模AI芯片集成的主流路径，仍然是2.5D封装更合适。

这样一来，先进封装下一轮竞争就不会只盯着封装尺寸。尺寸还会继续变大，互连密度也会继续提高，但信号完整性、电源完整性、散热、良率和成本，都得一起解决。芯片厂商也没法等芯片设计完成后再挑封装方案，封装能力很可能从设计一开始就要参与进来。再往后看，HBM的演进还会继续给封装加压。HBM容量和带宽不断提升，意味着单个AI封装要承载的存储资源越来越多。计算Die继续增加，芯片之间的数据交换也会更频繁。封装、HBM和计算芯片之间的关系会越绑越紧，甚至可能出现为了封装去改芯片的情况。

06 结语

CoWoS-L和EMIB-T不过是这一轮变化中的两个节点，它们要解决的是眼下AI芯片规模迅速膨胀后最现实的问题。下一步真正考验产业链的，是把更多芯片放在一起之后，还能不能让它们跑得快、把热散掉、及时供上电，并且稳定量产。AI芯片还在继续变“大”，封装也只能跟着往前走。

下一轮的边界会出现在哪里，值得持续关注。