芯耀辉突围国产高速SerDes：从56G到448G，四道门槛待跨

AI兴起之初，半导体行业的注意力大多放在GPU、大模型和算力芯片上。这几年情况变了，互连在产业里的分量一天比一天重。

IPnest在报告中提到，AI算力的比拼已经不只看单颗CPU、GPU的性能，整个系统的数据传输与互连能力也被拉了进来。核心计算性能要真正发挥出来，各子系统之间就得有更高带宽、更低延迟的数据传输，底层接口与互连技术因此被推到更高的要求面前。

内存这边，DDR5、HBM对应的内存控制器与PHY IP；互连接口这边，PCIe、CXL IP；再往上是面向高速网络与算力互连的112G/224G SerDes PHY IP。几个层次的接口技术合在一起，撑起新一代AI计算系统。SerDes管的是高速串行链路的物理层传输，系统互连的带宽、功耗和可靠性，很大程度上取决于这一环。

不过，高端SerDes和不少芯片技术一样，仍是海外厂商占明显上风的市场，本土供应能力怎么建起来，自然更受关注。芯耀辉志向不小，如今已是国产高速SerDes市场上绕不开的一支力量，它提供的SerDes在本土算力芯片市场里也被寄予了不小的期待。

要把这层关系讲清楚，还得从SerDes这项技术本身说起。

SerDes，谈的究竟是什么？

拆开看，SerDes由Serializer（串行器）和Deserializer（解串器）组合而成，任务是在A端把数据串行起来，到B端再解串使用。为什么要这么折腾？芯片内部数据处理越来越快，传输量越来越大，可芯片之间的物理连接数量、功耗和信号完整性都摆着限制。

芯耀辉高速SerDes产品线总监解释，芯片内部并行总线用得很普遍，但芯片之间要是一下铺开大量并行走线，引脚数量、串扰、时序偏差都会卡住。SerDes的做法是：发送端把多路并行数据转成高速串行信号，走一对差分信号线传过去，接收端再还原成并行数据。跨机柜或者更远距离的连接，通常还得配上光模块等器件。

“这就像把一排要过河的士兵，在桥头收拢成一路纵队过桥，到了对岸再重新展开成横队。”这位SerDes产品总监打了个比方。他接着讲，和列队的士兵一样，桥越窄、队伍越长，SerDes“收拢”和“展开”的技术要求就越严苛。

在他看来，SerDes的技术难度，核心在于速率不断翻倍，功耗、电压和误码率这些约束却没有跟着放宽。传输速率从56G、112G迈向224G甚至448G，信号得在更高频率、更大通道损耗、更差信噪比的环境里照样可靠传输。由此带来四个方面的挑战：

1、信号完整性：速率越高，信号对PCB、封装、连接器等传输通道的损耗和串扰越敏感，接收端眼图可能严重闭合，只能靠复杂的模拟均衡和DSP算法把信号救回来。

2、功耗：SerDes涉及PLL、驱动器、接收均衡器和时钟数据恢复等复杂电路。以配置512条高速SerDes通道的交换芯片为例，每通道多出5毫瓦功耗，通道功耗合计就要多出约2.56瓦。带宽往上走的同时，每比特能耗怎么压住，很关键。

3、工艺与封装协同：先进FinFET工艺电压低，模拟电路设计难度随之增加；2.5D/3D封装又改变了信号传输通道和设计要求。SerDes设计早已不是单纯的电路设计，工艺、封装、PCB、协议和系统层面都得一起优化。

4、可靠性与量产经验：仿真过了，不代表芯片到了真实客户环境里就能稳定工作。封装不同、PCB设计不同、温度范围不同、应用场景不同，都会冒出新的边界条件，只能靠长期流片、回片测试和客户项目一点点攒经验。

说到底，SerDes的竞争不是单看单通道传输速率，而是信号完整性、功耗、工艺封装协同和长期量产可靠性的综合较量。面向不同工艺平台与应用场景，SerDes IP要突破，资金和研发投入之外，更离不开长期流片验证和真实客户项目的积累。这也是SerDes技术壁垒很难靠短期投入快速追平的原因。

放到国内看，国产SerDes的高端突破更显紧迫。2026年9月发布的《电子信息制造业发展“十五五”规划》首次把IP核（知识产权核）单列为独立细分领域，高速SerDes正是其中技术门槛最高的方向之一。

巨头环伺之下，芯耀辉悄然崛起

为什么要盯住高速SerDes？如文章开头所说，首先是需求变了。以AI GPU为例，对外互连带宽提升至1.6TB/s至3.2TB/s，内部HBM访问带宽达到数TB/s，SerDes在AI芯片和服务器集群的功耗、芯片面积及封装资源里，已经占了重要一块。

“对高带宽交换芯片来说，面积和功耗预算里，SerDes占的分量不小。算力由GPU提供，但万卡级AI集群的数据传输效率，还要看SerDes跟交换架构、互连协议这些环节配合得如何，超大规模集群的算力能不能放出来，这里是关键一环。”芯耀辉SerDes产品总监表示。

全球高速SerDes产业里，主要参与者可以看到两类：一类是对外授权的IP供应商，以Synopsys（新思科技）、Cadence（楷登电子）和Alphawave Semi（高通于2025年12月完成收购）为代表；另一类是用自研SerDes支撑自家芯片产品的公司，Broadcom（博通）、Marvell（美满电子）和NVIDIA（英伟达）是其中的头部玩家。

芯耀辉SerDes产品总监接着说：“这几家公司的共同点在于技术和工程上的长期积累，从最早的1G、2G、5G，一直做到现在的112G/224G，下一代的448G也已经写进行业技术路线图，进入前沿研究。他们手里握着的不是某一张电路图，而是大量芯片在不同工艺、不同板级、不同封装条件下攒下来的工程数据库和调校经验。”

换句话说，高速SerDes不是一朝一夕能打磨出来的。面向112G/224G及更高速率，厂商得结合不同工艺平台的器件特性、供电条件与封装约束，挑出适合目标场景的架构，在性能、功耗和面积之间找平衡。

芯耀辉在这个赛道深耕多年，如今已是国内头部厂商。公司围绕本土算力客户的需求推进研发，和国际巨头比，部分细分方向并不逊色。据披露，其112Gbps SerDes PHY已进入样片测试阶段，UCIe并口PHY则通过了多个头部客户的项目验证，可以满足AI芯片Scale-Up互连的需要。

在巨头环伺的市场里能走到这一步，芯耀辉SerDes产品总监把原因归结为三条策略：围绕AI时代高速互连需求，聚焦核心接口、走差异化技术竞争、与客户深度协同。

具体来看，公司把重心放在AI高速互连的核心接口上，高速SerDes PHY、Die-to-Die、UCIe及Memory Interface是重点布局方向。竞争上走差异化路线，针对多元化工艺平台与国内AI集群应用场景，在低功耗、低延迟、小面积上做文章。还有一点，公司从成立起就没把自己限定在标准化IP销售里，而是提前介入客户芯片架构设计，从SerDes Lane数量、功耗预算、通道规划到封装协同，给出全栈式接口IP方案。和客户共同定义产品、提供深度工程服务，这套打法让芯耀辉攒下了较强的竞争优势。

在芯耀辉等企业的推动下，国产SerDes正从“能用”转向“好用”。10G、25G、32G这类中低速段，国内已有不少公司能拿出成熟IP，并在大量国产交换、网卡、终端芯片中量产。高速段方面，56G PAM4已有国内厂商提供商用IP产品；到了112G PAM4这一代，各厂商、工艺平台及应用场景的成熟度并不一致，流片、样片测试、客户系统验证与量产这几个阶段要分开看。

单说芯耀辉，这次披露的112G PHY进展停留在已开展样片测试。224G产品方面，该公司已进入预研阶段。不过按其产品总监的说法，进步虽然明显，本土SerDes的差距仍然存在。

要继续往前走，国内企业得贴合本地需求，摸索出一条适合中国SerDes的路。

群策群力，引领国产SerDes突围

芯耀辉SerDes产品总监表示，和Synopsys、Cadence以及Alphawave等国际巨头相比，本土SerDes的差距集中在三处：代际完整度、工程数据库与案例数、系统级协同能力。

代际完整度指的是，国际主要供应商在多个速率等级、传输距离和工艺平台上都有较丰富的产品组合，部分产品已经覆盖224G。反观国内厂商，通常先在某个速率、工艺或应用场景上取得突破，产品组合还得继续补齐。

工程数据库与案例数，靠的是长期流片、工艺适配、回片测试与客户部署攒下来的数据。有了这些经验，才能看出仿真和实测之间的偏差，把校准策略做完善，交付的可预期性也会提高。国内厂商还得靠持续的客户项目把工程验证的覆盖面铺开。

系统级协同能力这块，是因为眼下最先进的SerDes早已不是一颗IP单打独斗，得和Retimer、Redriver、光模块DSP、交换芯片、PCB板材一起做联合优化。国际产业链在PHY IP、Retimer和光DSP等环节都有成熟供应商，协同生态也比较完善；国内产业链在跨环节的联合验证与适配上还需要补课。

芯耀辉SerDes产品总监说，差距意味着还有追赶余地，不必把它看成难以跨越的深渊。AI这轮热潮重写了整条赛道的玩法，短距D2D、UCIe、CPO、UALink这些方向往前走，给本土厂商开出了新的入口；不过国际厂商攒下的技术和生态家底，照样不能小看。按这个判断，他为中国SerDes产业突围给出了四条行动建议。

第一，别等“性能全面追平”，先在新场景里建根据地。

国际巨头在传统数据中心互连市场优势深厚，正面硬拼不如换个打法：国产厂商可以优先布局AI芯片D2D互连、UCIe芯粒接口以及NPO/CPO配套短距SerDes等新兴应用。这些领域还在快速演进，技术路线和市场格局都没完全定下来，国际厂商虽有布局，本土厂商仍能围绕具体需求找差异化机会。更贴近本土客户、响应更快、定制服务更灵活，这些优势用好了，靠差异化竞争就能先立住市场基础。

第二，别只做“模拟电路”，要做“模拟+数字+系统”的混合能力。

以后的高速SerDes，比拼的不只是模拟前端(AFE)，还覆盖模拟电路、ADC/DAC架构、DSP算法、链路自适应，以及与目标协议和系统架构的协同。不同应用对传输距离、能耗与时延的要求不一样，厂商得按目标场景挑架构，再通过系统级验证把能力做到可交付。

第三，别靠一家公司单打独斗，要让“国产系统”一起跑通。

SerDes是要装进客户芯片里的IP，客户不会为了支持国产就去冒流片失败的风险。所以国产SerDes厂商必须拉上国内的Foundry、封装厂、板卡厂、整机厂、光模块厂，从工艺PDK到通道模型再到整机验证，把整条链路“端到端”联合打磨。芯耀辉这两年下的一步重棋，就是和工艺及封测伙伴协同，围绕通道建模、封装寄生参数提取与可靠性验证做联合优化，让客户“能用”“敢用”“好用”。

第四，别只盯着国内市场，从定义开始就按国际标准做。

要进全球生态，SerDes IP得依据目标应用满足相应的电气与协议规范，比如OIF CEI、IEEE 802.3.以及适用的PCI-SIG规范；接入特定厂商生态时，还要符合其技术规范与授权要求。除了协议兼容与互操作验证，IP集成还得评估工艺平台、金属层、宏单元尺寸、凸点布局以及性能、功耗和面积(PPA)目标，把客户的适配与验证成本降下来，才更容易进入全球供应链。

在芯耀辉SerDes产品总监看来，高速SerDes表面上只是个很窄、很硬核的技术IP，实际上它折射的是中国半导体产业从“单点突破”迈向“系统能力”的整个进程。

这位产品总监坦言，这条路走起来很漫长，也注定寂寞，要靠时间熬、靠耐性磨，还得有一整代工程师甘愿坐冷板凳。不过方向并不含糊：AI 的大潮已经把整个行业的接口标准翻新了一遍，对国产高速SerDes而言，眼下是离全球第一梯队最近的一回机会。芯耀辉愿当这支过桥队伍里冲在最前面的那个，也盼着产业链上的伙伴一道，把这条路蹚通。